выходной каскад быстродействующего операционного усилителя

Формула изобретения

1. Выходной каскад операционного усилителя, содержащий первый выходной транзистор (1), коллектор которого соединен с нагрузкой (2) выходного каскада, эмиттер через первый вспомогательный резистор (3) подключен к первой шине питания (4), а база связана с первым источником опорного тока (5) и через первый прямосмещенный p-n переход транзистора (6) подключена к первому входу (7) выходного каскада, причем между первым входом выходного каскада и первой шиной источника питания (4) включен второй вспомогательный резистор (8), отличающийся тем, что в схему введены первый дополнительный транзистор (9), база которого соединена с первым входом (7) выходного каскада, коллектор соединен с нагрузкой (2) выходного каскада, а эмиттер подключен к первой шине источника питания (4).

2. Устройство по п.1, отличающееся тем, что нагрузка (2) выходного каскада связана с коллектором второго выходного транзистора (10), эмиттер которого через третий вспомогательный резистор (11) подключен ко второй шине (12) источника питания, база связана со вторым источником опорного тока (13) и через второй прямосмещенный p-n переход транзистора (14) подключена ко второму входу выходного каскада, между вторым входом выходного каскада (15) и второй шиной (12) источника питания включен четвертый вспомогательный резистор (16), база второго дополнительного транзистора (17) соединена со вторым входом (15) выходного каскада, его коллектор подключен к нагрузке (2) выходного каскада, а эмиттер связан со второй шиной (12) источника питания, причем тип проводимости второго выходного (10) и второго дополнительного (17) транзисторов противоположен типу проводимости первого выходного (1) и первого дополнительного (9) транзисторов.

Описание изобретения к патенту

Изобретение относится к области радиотехники и связи и может быть использовано в качестве выходного каскада для усиления быстроизменяющихся аналоговых сигналов по мощности (буферного усилителя с опцией Rail-to-rail) в структуре аналоговых микросхем различного функционального назначения, например операционных усилителях с токовой обратной связью.

Одной из проблем построения современных микроэлектронных операционных усилителей (ОУ) с низковольтным питанием (1÷1,5 В) является создание инвертирующих двухтактных выходных каскадов (повторителей тока, токовых зеркал и т.д.), статический уровень напряжения на входах которых близок к нулю. Это позволяет обеспечить предельно возможный диапазон изменения входных синфазных сигналов ОУ U_c.max. В современной патентной литературе известно только несколько схемотехнических решений [1-4], удовлетворяющих данному требованию. Заявляемая схема относится именно к такому классу устройств.

Ближайшим прототипом (фиг.1) заявляемого устройства является выходной каскад (токовое зеркало), описанный в патенте US 5.357.188 (фиг.1), содержащий первый выходной транзистор 1, коллектор которого соединен с нагрузкой 2 выходного каскада, эмиттер через первый вспомогательный резистор 3 подключен к первой шине питания 4, а база связана с первым источником опорного тока 5 и через первый прямосмещенный p-n переход 6 подключена к первому входу 7 выходного каскада, причем между первым входом выходного каскада и первой шиной источника питания 4 включен второй вспомогательный резистор 8.

Статический уровень входного напряжения каскада фиг.1 (U_вх.0) равен падению напряжения на резисторе 8 от тока I_вх и может выбираться в диапазоне десятков-сотен милливольт. Это главное достоинство данного выходного каскада фиг.1, которое широко используется в операционных усилителях с низковольтным питанием [4].

Существенный недостаток известного устройства состоит в том, что оно имеет сравнительно большое время установления переходного процесса (t_фр) при работе с быстроизменяющимися импульсными сигналами большой амплитуды, а также невысокие предельные значения максимальной скорости нарастания выходного напряжения ( _вых). Это связано с тем, что при импульсном увеличении входного тока (i_вх ) происходит достаточно быстрое запирание p-n перехода транзистора 6. При этом эквивалентное сопротивление в цепи базы транзистора 1 резко возрастает и существенно увеличивается постоянная времени в цепи базы транзистора 1. Как следствие, эквивалентная емкость коллектор-база С_кб транзистора 1 заряжается постоянным током источника 5, что вызывает достаточно медленные изменения тока в нагрузке R_н.

Основная цель предлагаемого изобретения состоит в повышении быстродействия выходного каскада - уменьшении в 2÷5 раз времени установления переходного процесса (t_фр) для заданной зоны динамической ошибки ( ₀=10%) и увеличении максимальной скорости нарастания выходного напряжения _вых.

Поставленная цель достигается тем, что в выходной каскад (ВК) фиг.1, содержащий первый выходной транзистор 1, коллектор которого соединен с нагрузкой 2 выходного каскада, эмиттер через первый вспомогательный резистор 3 подключен к первой шине питания 4, а база связана с первым источником опорного тока 5 и через первый прямосмещенный p-n переход транзистора 6 подключена к первому входу 7 выходного каскада, причем между первым входом выходного каскада и первой шиной источника питания 4 включен второй вспомогательный резистор 8, вводятся новые элементы и связи - первый дополнительный транзистор 9, база которого соединена с первым входом 7 выходного каскада, коллектор соединен с нагрузкой 2 выходного каскада, а эмиттер подключен к первой шине источника питания 4.

Схема заявляемого устройства в соответствии с п.1 формулы изобретения приведена на фиг.2.

На фиг.3 показан заявляемый ВК по п.2 формулы изобретения.

Схема фиг.4 представляет собой быстродействующий ОУ в среде компьютерного моделирования PSpice на моделях интегральных транзисторов ФГУП НПП "Пульсар". Он является полным аналогом СВЧ - операционного усилителя фирмы Texas Instruments THS 4303, который однако реализован на базе отечественной микронной технологии. Особенность схемы фиг.4 - применение в выходном каскаде заявляемого устройства фиг.2.

На фиг.5 показан переходный процесс в заявляемом (фиг.3, фиг.4) и известном (фиг.4, без элементов Q ₁₃, Q₁₈) устройствах, что позволяет сравнить их параметры в одинаковом масштабе и одинаковых режимах измерения.

Выходной каскад фиг.2 содержит первый выходной транзистор 1, коллектор которого соединен с нагрузкой 2 выходного каскада, эмиттер через первый вспомогательный резистор 3 подключен к первой шине питания 4, а база связана с первым источником опорного тока 5 и через первый прямосмещенный p-n переход транзистора 6 подключена к первому входу 7 выходного каскада, причем между первым входом выходного каскада и первой шиной источника питания 4 включен второй вспомогательный резистор 8. В схему введены первый дополнительный транзистор 9, база которого соединена с первым входом 7 выходного каскада, коллектор соединен с нагрузкой 2 выходного каскада, а эмиттер подключен к первой шине источника питания 4.

В выходном каскаде фиг.3 нагрузка 2 выходного каскада связана с коллектором второго выходного транзистора 10, эмиттер которого через третий вспомогательный резистор 11 подключен ко второй шине 12 источника питания, база связана со вторым источником опорного тока 13 и через второй прямосмещенный p-n переход транзистора 14 подключена ко второму входу выходного каскада, между вторым входом выходного каскада 15 и второй шиной 12 источника питания включен четвертый вспомогательный резистор 16, база второго дополнительного транзистора 17 соединена со вторым входом 15 выходного каскада, его коллектор подключен к нагрузке 2 выходного каскада, а эмиттер связан со второй шиной 12 источника питания, причем типы проводимости второго выходного 10 и второго дополнительного 17 транзисторов противоположны типу проводимости первого выходного 1 и первого дополнительного 9 транзисторов.

Рассмотрим работу заявляемого устройства фиг.2.

В статическом режиме падение напряжения на резисторе 8 U_вх.0 мало, транзистор 9 заперт и не влияет на работу схемы. Приращения входного тока i_вх (например, выходного тока ДУ 18 фиг.3) с единичным коэффициентом (при R₈=R ₃) передаются в нагрузку 2.

Если i _вх получает большое импульсное приращение (десятки миллиампер), то транзистор 6 практически мгновенно переходит в режим отсечки. При этом нарушается пропорциональность между током нагрузки i _н, изменения которого определяются зарядом паразитных емкостей С в базе транзистора 1 постоянным током I ₅

С другой стороны, при больших i_вх в работу включается нелинейный параллельный канал на транзисторе 9. Его коллекторный ток возрастает пропорционально i _вх, что способствует существенному ускорению процесса перезаряда емкостей в цепи нагрузки R_н, повышению быстродействия устройства.

Представленная на фиг.3 схема реализует принцип двухтактного усиления входного сигнала на базе двух заявляемых выходных каскадов, реализованных на n-p-n и p-n-p транзисторах.

Как показывает компьютерное моделирование схемы фиг.4, нелинейное форсирование тока перезаряда корректирующей емкости С_к, которое обеспечивается за счет новых связей, повышает быстродействие ОУ в 2÷3 раза. Это позволяет получить на основе отечественной технологии почти такие же параметры по максимальной скорости нарастания выходного напряжения, что и в ОУ THS 4303, реализованном по более современным технологическим процессам фирмы Texas Instruments. При этом ОУ фиг.4 имеет меньшее (в 4 раза) энергопотребление (8 мА ОУ фиг.4 - против 38 мА в ОУ THS 4303).

Литература

1. Патент США №5.357.188 (прототип).

2. Патент США №5.907.262.

3. Патент США №5.736.902.

4. Texas Instruments OA - THS 4303, 2003, SLOS421B, www.ti.com.