устройство для вычисления натурального логарифма комплексного числа

Формула изобретения

1. УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ НАТУРАЛЬНОГО ЛОГАРИФМА КОМПЛЕКСНОГО ЧИСЛА , содеpжащее четыpе pегистpа, два сдвигателя, четыpе сумматоpа, два блока памяти, пpичем выходы пеpвого, втоpого, тpетьего и четвеpтого pегистpов соединены с пеpвыми входами соответствующих сумматоpов, а выходы тpетьего и четвеpтого pегистpов являются выходами мнимой и действительной частей pезультата устpойства соответственно, отличающееся тем, что, с целью повышения быстpодействия, в него дополнительно введены шесть сумматоpов по модулю два, шесть мультиплексоpов, тpетий блок памяти и блок упpавления, пpичем выходы пеpвого, втоpого, тpетьего и четвеpтого мультиплексоpов соединены с инфоpмационными входами одноименных pегистpов, вход пуска блока упpавления соединен с входом запуска устpойства, тактовый вход котоpого соединен с тактовым входом блока упpавления, входы действительной и мнимой части аpгумента устpойства соединены с пеpвыми входами пеpвого и втоpого сумматоpов по модулю два соответственно, втоpые входы котоpых соединены с входом стаpшего pазpяда действительной части аpгумента устpойства и пеpвым упpавляющим входом тpетьего мультиплексоpа, втоpой упpавляющий вход котоpого соединен с упpавляющими входами пеpвого, втоpого и четвеpтого мультиплексоpов и пеpвым выходом блока упpавления и выходом пpизнака конца опеpации устpойства, выходы пеpвого и втоpого pегистpов соединены с пеpвыми входами тpетьего и четвеpтого сумматоpов по модулю два и входами кода аpгумента действительной и мнимой части соответственно блока упpавления, втоpой выход котоpого соединен с входами pазpешения записи втоpого и четвеpтого pегистpов, выход последнего из котоpых соединен с выходом действительной части pезультата устpойства, тpетий выход блока упpавления соединен с входами pазpешения записи пеpвого и тpетьего pегистpов, выход последнего из котоpых соединен с выходом мнимой части pезультата устpойства, четвеpтый выход блока упpавления соединен с втоpым входом втоpого сумматоpа по модулю два, пятый выход блока упpавления соединен с втоpым входом пеpвого сумматоpа по модулю два и пеpвыми входами пятого и шестого сумматоpов по модулю два, выходы котоpых соединены с втоpыми входами тpетьего и четвеpтого сумматоpов соответственно, выходы котоpых соединены с пеpвыми инфоpмационными входами тpетьего и четвеpтого мультиплексоpов соответственно, втоpые инфоpмационные входы котоpых соединены с входом логического нуля устpойства, вход константы котоpого соединен с тpетьим инфоpмационным входом тpетьего мультиплексоpа, выходы пеpвого и втоpого сумматоpов по модулю два соединены с инфоpмационными входами пеpвого и втоpого сдвигателей соответственно, выходы котоpых соединены с упpавляющим и инфоpмационным входами соответственно пятого мультиплексоpа, инфоpмационный вход и выход котоpого соединены с втоpыми входами пеpвого и втоpого сумматоpов соответственно, выходы котоpых соединены с пеpвыми инфоpмационными входами пеpвого и втоpого мультиплексоpов соответственно, втоpые инфоpмационные входы котоpых соединены с выходами пеpвого и втоpого сумматоpов по модулю два соответственно, шестой выход блока упpавления соединен с упpавляющими входами пятого и шестого мультиплексоpов, выход котоpого соединен с втоpым входом шестого сумматоpа по модулю два, седьмой выход блока упpавления соединен с входами упpавления сдвигом пеpвого и втоpого сдвигателей и адpесными входами пеpвого, втоpого и тpетьего блоков памяти, выход пеpвого блока памяти соединен с втоpым входом пятого сумматоpа по модулю два, выходы втоpого и тpетьего блоков памяти соединены с пеpвым и втоpым инфоpмационными входами соответственно шестого мультиплексоpа.

2. Устpойство по п. 1, отличающееся тем, что блок упpавления содеpжит два сумматоpа по модулю два, элемент НЕ, два мультиплексоpа, два узла выбоpа стаpшей единицы, сдвигатель и узел фоpмиpования упpавляющих сигналов, в состав котоpого входят девять элементов И и шесть элементов ИЛИ, пpичем входы знаковых pазpядов кода аpгумента действительной и мнимой частей блока соединены с пеpвым входом сумматоpа по модулю два и входом элемента НЕ соответственно, выход элемента НЕ соединен с пеpвым входом втоpого сумматоpа по модулю два, входы кода аpгумента действительной и мнимой частей блока соединены с втоpыми входами соответственно пеpвого и втоpого сумматоpов по модулю два, выходы пеpвого сумматоpа по модулю два соединены с входом пеpвого узла выбоpа стаpшей единицы и входами пеpвого элемента ИЛИ, выходы втоpого сумматоpа по модулю два соединены с пеpвыми инфоpмационными входами пеpвого мультиплексоpа и входами пеpвого и втоpого элементов И, выходы котоpых соединены с пеpвыми входами тpетьего и четвеpтого элементов И соответственно, выходы котоpых соединены с пеpвым и втоpым входами втоpого элемента ИЛИ, выход пеpвого элемента ИЛИ соединен с втоpыми входами тpетьего и четвеpтого элементов И и пеpвыми входами пятого, шестого и седьмого элементов И, выход втоpого элемента ИЛИ соединен с пеpвым выходом блока и пеpвым входом восьмого элемента И, втоpой вход котоpого соединен с тактовым входом блока, выходы пятого и седьмого элементов И соединены с пеpвыми входами тpетьего и четвеpтого элементов ИЛИ соответственно, втоpые входы котоpых соединены выходом шестого элемента И, втоpой вход котоpого соединен с входом элемента НЕ, вход знакового pазpяда кода аpгумента действительной части блока соединен с втоpыми входами пятого и седьмого элементов И вход кода аpгумента мнимой части блока соединен с втоpым инфоpмационным входом пеpвого мультиплексоpа, выход котоpого соединен с входом втоpого узла выбоpа стаpшей единицы, выход котоpого соединен с входом упpавления сдвигом сдвигателя и пеpвым инфоpмационным входом втоpого мультиплексоpа, втоpой инфоpмационный вход котоpого соединен с выходом сдвигателя, инфоpмационный вход котоpого соединен с выходом пеpвого узла выбоpа стаpшей единицы, выход восьмого элемента И соединен с пеpвыми входами пятого элемента ИЛИ и девятого элемента И, втоpой вход котоpого соединен с выходом пеpвого элемента ИЛИ и шестым выходом блока, вход пуска котоpого соединен с втоpым входом пятого элемента ИЛИ и пеpвым входом шестого элемента ИЛИ, втоpой вход котоpого соединен с выходом девятого элемента И, выходы пятого, шестого, тpетьего и четвеpтого элементов ИЛИ являются втоpым, тpетьим, четвеpтым и пятым выходами блока соответственно, шестой выход блока соединен с упpавляющими входами пеpвого и втоpого мультиплексоpов, выход котоpого является седьмым выходом блока.

Описание изобретения к патенту

Устройство относится к вычислительной технике и может быть использовано в универсальных и специализированных вычислительных системах для аппаратной реализации операции вычисления натурального логарифма комплексного числа в форме с фиксированной точкой.

Известно устройство для вычисления логарифма, содержащее два сумматора-вычитателя, три регистра сдвига, блок управления, блок сравнения, блок хранения константы, накапливающий сумматор, два шифратора, группу элементов И и элемент НЕ [1] .

Недостатком известного устройства являются ограниченные функциональные возможности, позволяющие производить обработку только действительных аргументов.

Наиболее близким по технической сущности к предлагаемому является устройство для вычисления логарифма, содержащее четыре регистра, шесть сумматоров, два сдвигателя, два блока памяти, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ [2] .

Недостатком данного устройства является низкое быстродействие.

Цель изобретения - увеличение быстродействия устройства.

Все элементы заявляемого устройства могут быть выполнены на серийно - выпускаемых микросхемах, в силу чего предложенное техническое решение соответствует критерию "техническое решение задачи".

Устройство осуществляет вычисление натурального логарифма комплексного числа в форме с фиксированной точкой.

Предлагаемое устройство производит выполнение операции Z = U + V i = ln (x + y i); x+y 0; x ] , 1[; y [0,1[. . Операнды x и y представлены (n+1)-разрядными дополнительными кодами в форме с фиксированной точкой. Нулевой разряд каждого кода определяет значение знака соответствующего операнда/ а разряды с первого по n-й - соответствующие числовые разряда операнда.

Вычисление значения комплексного числа z производится в два этапа. На первом этапе k { 1,2, . . . , q} q { 1,2, . . . , n+1} вычисления выполняются с использованием рекуррентных соотношений

a_k : = a_k-1 - s_k ^. 2^-jk b_k-1;

b_k: = b_k-1 + s_k ^. 2^-jk a_k-1;

c_k: = c_k-1 + s_k ^. 2^-jk arctg 2^-jk; (1)

d_k: = d_k-1 + s_k ^. 1/2 ln (1 + 2^-2jk).

Начальные условия определяются соотношениями

a_o: = y ^. sign x; b_o: = x ^. sign x;

c₀: = _ sign x; d_o: = 0. (2)

Значение s_k определяется на первом этапе вычислений знаком операнда a_k-1:

s_k = sign a_k-1 = 1-2 ^. a_k-1(0). (3)

Значение величины j_k на первом этапе вычислений принимается равным разности номеров старшего разряда кода a_k-1, имеющего единичное (нулевое) значение при положительном (отрицательном) значении величины a_k-1, старшего разряда кода b_k-1, имеющего единичное значение в случае, если указанная разность положительна, и нулю в противном случае согласно выражениям

j_1k: = min{ j [ N l a_k-1(j) = } ;

j_2k: = min { j [ N l b_k-1 (j) = 1} ; (4)

j_k: = max { 0, j_1k - j_2k} .

Первый этап вычислений продолжается до тех пор, пока в результате реализации очередной q-й итерации будет выполнено условие

l a_ql < 2^-m, (5) где m - мультипликативная разрядность вычислений, m > n.

Сформированное по окончании выполнения первого этапа значение c_q представляет собой мнимую часть v результата выполнения операции.

Второй этап выполнения операции реализует k { q+1, q+2, . . . , t} t { 0,1, . . . , 2n} вычисления с использованием рекуррентных соотношений

b_k: = b_k-1 + s_k ^. 2^-jk b_k-1;

d_k: = d_k-1 + s_k ^. ln(1 + 2^-jk)^-1. (6)

На втором этапе вычислений значение s_k определяется значением нулевого разряда кода операнда b_k-1 в соответствии с выражением

s_k = sign(1-b_k-1) = 1-2 ^. b_k-1(0). (7)

Нулевой разряд кода b_k-1 определяет значение целой части операнда b_k-1.

Значение величины j_k на втором этапе вычислений принимается на единицу меньшим номера старшего разряда дробной части кода b_k-1, имеющего нулевое (единичное) значения, при b_k-1 < 1 (b_k-1 1) в соответствии с выражением

j_k: = min{ j N_o l b_k-1(j+1) = b_k-1(0)} . (8)

Второй этап вычислений продолжается до тех пор, пока в результате реализации очередной t-й итерации будет выполнено условие

l 1 - b_t l < 2^-m.

По окончании вычислений значение dt представляет собой действительную часть u результата z.

На фиг. 1 представлена структурная схема устройства для вычисления натурального логарифма комплексного числа; на фиг. 2 - структурная схема блока управления; на фиг. 3 - функциональная электрическая схема узла формирования управляющих сигналов.

Устройство содержит блок 1 управления, шесть мультиплексоров 2, шесть сумматоров 3 по модулю два, четыре регистра 4, три блока 5 памяти, два сдвигателя 6, четыре сумматора 7, имеет четыре входа 8-11 и три выхода 12-14.

Блок управления содержит узел 15 формирования управляющих сигналов, два узла 16 выбора старшей единицы, два сумматора 17 по модулю два, два мультиплексора 18, сдвигатель 19, элемент НЕ 20, имеет первый 10, второй 11, третий 21 и четвертый 22 входы и семь выходов 12, 23-28.

Узел 15 формирования управляющих сигналов содержит девять элементов И 29 и шесть элементов ИЛИ 30, имеет первый 10, второй 31, третий 11, четвертый 32, пятый 33 и шестой 34 входы и шесть выходов 12, 23-27.

Устройство работает следующим образом.

В исходном состоянии признак КОНЕЦ ОПЕРАЦИИ, поступающий с первого выхода блока 1 управления на выход 12 устройства, имеет единичное значение. На вход 11 устройства непрерывно поступают тактовые импульсы (ТИ). На вход 8 и вход 9 устройства поступают значения аргументов у и х соответственно. При поступлении в устройство коды аргументов дополняются нулями до v числовых разрядов (v - вычислительная разрядность, обеспечивающая заданную величину погрешности при усечении чисел, сдвигаемых за пределы разрядной сетки, v m).

Первый 3.1 и второй 3.2 сумматоры по модулю два осуществляют формирование значений а_о и b_o согласно выражению (2). С выходов сумматоров 3.1 и 3.2 начальные значения а_о и b_o поступают на вторые входы первого 2.1 и второго 2.2 мультиплексоров соответственно. На вторые входы третьего 2.3 и четвертого 2.4 мультиплексоров поступает нулевой код, на третий вход третьего 2.3 мультиплексора - код числа . Единичное значение признака КОНЕЦ ОПЕРАЦИИ, поступая на управляющие входы первого 2.1, второго 2.2 и четвертого 2.4 мультиплексоров с первого выхода блока 1 управления, обеспечивает прохождение информации с вторых информационных входов мультиплексоров 2.1, 2.2 и 2.4 на информационные входы регистров 4.1, 4.2 и 4.4 соответственно. Единичный уровень признака КОНЕЦ ОПЕРАЦИИ на первом управляющем входе мультиплексора 2.3 обеспечивает прохождение информации с второго (третьего) информационного входа мультиплексора 2.3 на информационный вход регистра 4.3 при поступлении на второй управляющий вход мультиплексора 2.3 нулевого (единичного) значения знакового разряда аргумента х.

Для начала вычислений синхронно с одним из ТИ на вход 10 устройства подается сигнал ПУСК, поступающий на первый вход блока 1 управления. Блок управления по сигналу ПУСК формирует на своем втором выходе сигнал ЗАНЕСЕНИЕ "1", поступающий на входы занесения регистров 4.2 и 4.4, а на своем третьем выходе сигнал ЗАНЕСЕНИЕ "2", поступающий на входы занесения регистров 4.1 и 4.3, обеспечивая запись в регистры 4 информации, сформированной на их информационных входах. С выходов регистров 4.1 и 4.2 (m+1)-разрядные коды a_o* и b_o*, содержащие старшие разряды кодов а_о и b_o, поступают на третий и четвертый входы блока 1 управления соответственно.

При поступлении в блок управления отличного от единицы кода b_o* признак КОНЕЦ ОПЕРАЦИИ на первом выходе блока управления принимает нулевое значение. При поступлении на третий вход блока управления нулевого кода а_о*, на его шестом выходе формируется нулевой уровень признака НОМЕР ЭТАПА, и устройство начинает выполнение вычислений сразу с второго этапа. При отличном от нуля значении величины а_о* признак НОМЕРА ЭТАПА на шестом выходе блока 1 управления принимает единичное значение, и в устройстве начинается первый этап вычислений.

На первом этапе вычислений при выполнении k-й итерации k { 1,2, . . . , q} единичное значение признака НОМЕР ЭТАПА, поступая на управляющие входы пятого 2.5 и шестого 2.6 мультиплексоров, обеспечивает прохождение информации с вторых информационных входов указанных мультиплексоров на их выходы. На второй вход четвертого 3.4 сумматора по модулю два с четвертого выхода блока 1 управления поступает сигнал ИНВЕРСИЯ "1", на вторые входы третьего 3.3, пятого 3.5 и шестого 3.6 сумматоров по модулю два с пятого выхода блока управления поступает сигнал ИНВЕРСИЯ "2", значения которых определяются таблицей.

На вторые входы первого и второго сдвигателей 6 и на входы первого, второго и третьего блоков 5 памяти с седьмого выхода блока 1 управления поступает m-разрядный унитарный двоичный код J_k, содержащий единицу в j_k-м разряде и нули в остальных разрядах. При поступлении на входы блоков 5 памяти кода J_k на выходах первого, второго и третьего блоков памяти формируются коды константы arctg 2^-jk, ln(1+2^-jk)^-1 и 1/2 ln(1+2^-2jk) соответственно. Третий 3.3, четвертый 3.4, пятый 3.5 и шестой 3.6 сумматоры по модулю два осуществляют поразрядное суммирование кодов, поступающих на их первые входы с выходов первого 4.1 и второго 4.2 регистров, первого блока 5.1 памяти и шестого 2.6 мультиплексора соответственно с переменными, поступающими на их вторые входы. В результате на первые входы первого 6.1 и второго 6.2 сдвигателей поступают значения s_k ^. a_k-1 и -s_k ^. b_k-1, сформированные на выходах третьего 3.3 и четвертого 3.4 сумматоров по модулю два соответственно. На первые входы третьего 7.3 и четвертого 7.4 сумматоров поступают значения s_k ^. arctg 2^-jk и s_k 1/2 ln(1+2^-2jk), сформированные на выходах пятого 3.5 и шестого 3.6 сумматоров по модулю два соответственно. Сдвигатели 6 осуществляют сдвиг в сторону младших разрядов кодов, поступивших на их первые входы, на число разрядов, соответствующее номеру единичного разряда в унитарном коде J_k, поступившем на их вторые входы. Информация с выходов сдвигателей 6 непосредственно либо через мультиплексор 2.5, поступает на вторые входы сумматоров 7.1 и 7.2. На первые входы первого 7.1 и второго 7.2, на вторые в ходы третьего 7.3 и четвертого 7.4 сумматоров поступают коды a_k-1, b_k-1, c_k-1 и d_k-1 с выходов первого 4.1, второго 4.2, третьего 4.3 и четвертого 4.4 регистров соответственно. Сумматоры 7 осуществляют суммирование кодов, поступающих на их входы в соответствии с выражениями (1). С выходов сумматоров 7 сформированные значения a_k, b_k, c_k и d_k поступают на первые информационные входы первого 2.1, второго 2.2, третьего 2.3 и четвертого 2.4 мультиплексоров соответственно. Нулевое значение признака КОНЕЦ ОПЕРАЦИИ, поступающее на управляющие входы мультиплексоров 2.1, 2.2, 2.3 и 2.4, обеспечивает прохождение информации с первых информационных входов указанных мультиплексоров на информационные входы соответствующих регистров 4. С приходом очередного ТИ на втором и третьем выходах блока 1 управления формируются сигналы ЗАНЕСЕНИЕ "1" и ЗАНЕСЕНИЕ "2" соответственно, которые, поступая на входы занесения регистров 4, осуществляют запись в регистр 4 сформированных значений a_k, b_k, c_k и d_k. На этом выполнение k-й итерации первого этапа вычислений завершается.

Итерационный процесс первого этапа продолжается до тех пор, пока в результате выполнения очередной q-й итерации значения всех m старших числовых разрядов кода a_q*, поступающего с выхода первого регистра 4.1 на третий вход блока 1 управления, станут равными нулю или все разряды кода a_q* станут равными единице. В этом случае признак НОМЕР ЭТАПА на шестом выходе блока управления принимает нулевое значение и устройство начинает выполнять второй этап вычислений.

На втором этапе вычислений при выполнении k-й итерации k { q+1, q+2, . . . , t} нулевой уровень признака НОМЕР ЭТАПА обеспечивает прохождение информации с первых информационных входов пятого 2.5 и шестого 2.6 мультиплексоров на их выходы. Сигналы ИНВЕРСИЯ "1" и ИНВЕРСИЯ "2" формируются на четвертом и пятом выходах блока 1 управления согласно таблице. Управляющий унитарный код сдвига J_k формируется на седьмом выходе блока управления и поступает на вторые входы сдвигателей 6 и на входы блоков 5 памяти так же, как и на первом этапе вычислений. В процессе выполнения k-й итерации второго этапа значения переменных b_k и d_k, сформированные на выходах второго 7.2 и четвертого 7.4 сумматоров согласно выражению (6), поступают на информационные входы второго 4.2 и четвертого 4.4 регистров соответственно и заносятся в эти регистры очередным сигналом ЗАНЕСЕНИЕ "1". Сигнал ЗАНЕСЕНИЕ "2" на втором этапе вычислений не формируется, вследствие чего в регистре 4.1 сохраняется значение a_q, а в регистре 4.3 - значение c_q, сформированные в результате выполнения первого этапа вычислений.

Итерационный процесс второго этапа продолжается до тех пор, пока в результате выполнения очередной t-й итерации все m старших разрядов дробной части кода b_t*, поступающего с выхода регистра 4.2 на четвертый вход блока 1 управления, станут равными единице, а целая часть кода b_t* - равна нулю, или все m разрядов дробной части кода b_t* станут равными нулю, а целая часть кода b_t* - единице. В этом случае на первом выходе блока 1 управления сформировано единичное значение признака КОНЕЦ ОПЕРАЦИИ, которое поступает на выход 12 устройства, и устройство прекращает выполнение операции. Значения c_q и d_t поступают на выходы 13 и 14 устройства в качестве мнимой v и действительной u частей результата соответственно.

Блок управления работает следующим образом. В исходном состоянии на первом выходе узла 15, являющемся одновременно выходом 12 блока, формируется единичное значение признака КОНЕЦ ОПЕРАЦИИ. На вход 11 блока поступают ТИ. Сигнал ПУСК, поступая на вход 10 блока, проходит на первый вход узла 15, формируя на его втором и третьем выходах сигналы ЗАНЕСЕНИЕ "1" и ЗАНЕСЕНИЕ "2", поступающие соответственно на выходы 23 и 24 блока.

В процессе выполнения k-й итерации k { 1,2, . . . , t} на входы 21 и 22 блока поступают (m+1)-разрядные коды a_k-1* и b_k-1* соответственно. Сумматор 17.1 по модулю два осуществляет поразрядное суммирование по модулю два числовых разрядов кода a_k-1* со значением знакового разряда кода a_k-1*. Сумматор 17.2 по модулю два осуществляет поразрядное суммирование по модулю два числовых разрядов дробной части кода b_k-1* с инверсией разряда целой части кода b_k-1*. Знаковый разряд кода a_k-1* и разряд целой части кода b_k-1* поступают, кроме того, на четвертый и пятый входы узла 15 соответственно. На второй и шестой входы узла 15 поступают коды с выходов сумматоров 17.2 и 17.1 по модулю два, соответственно. Узел 16 формирует на своих первом, втором, третьем, четвертом, пятом и шестом выходах признак КОНЕЦ ОПЕРАЦИИ, сигналы ЗАНЕСЕНИЕ "1", ЗАНЕСЕНИЕ "2", ИНВЕРСИЯ "1", ИНВЕРСИЯ "2" и признак НОМЕР ЭТАПА, поступающие на выходы 12, 23-27 блока соответственно. Узлы 16 формируют на своих выходах унитарные коды, содержащие единицу в разрядах, номера которых на единицу меньше номера старшего разряда входного кода, имеющего единичное значение, и нули в остальных разрядах согласно выражениям (4) на первом этапе и (8) на втором этапе вычислений. Сдвигатель 19 осуществляет сдвиг в сторону старших разрядов кода, поступающего на его первый вход, на число разрядов, равное номеру разряда, имеющего единичное значение, в коде, поступающем на его второй вход. На выходе сдвигателя 19 формируется унитарный код J_k. Мультиплексоры 18 обеспечивают прохождение информации со своих первых информационных входов на выходы при нулевом значении признака НОМЕР ЭТАПА, поступающего на управляющие входы мультиплексоров 18, и со своих вторых информационных входов на выходы - при единичном значении признака НОМЕР ЭТАПА. С выхода мультиплексора 18.2 код сдвига Jk поступает на выход 28 блока.

Узел 15 формирования управляющих сигналов работает следующим образом. В исходном состоянии значения кодов на входах 31 и 34 узла обеспечивают формирование на выходе 12 узла единичного значения признака КОНЕЦ ОПЕРАЦИИ, запрещающего прохождение ТИ с входа 11 узла через элемент И 29.8. Сигнал ПУСК, поступающий на вход 10 узла, формирует на выходах 23 и 24 узла сигналы ЗАНЕСЕНИЕ "1" и ЗАНЕСЕНИЕ "2".

При равенстве нулю кода а_о* и равенстве единице кода b_o* коды, поступающие на входы 31 и 34 узла, обеспечивают сохранение единичного значения признака КОНЕЦ ОПЕРАЦИИ на выходе 12 узла. В случае поступления на входы 31 и 34 узла кодов, имеющих одновременно хотя бы одну единицу и хотя бы один ноль, признак КОНЕЦ ОПЕРАЦИИ принимает нулевое значение, а на выходе элемента ИЛИ 30.1 формируется сигнал единичного уровня, поступающий на выход 27 узла в качестве признака НОМЕР ЭТАПА. Нулевое значение признака КОНЕЦ ОПЕРАЦИИ обеспечивает прохождение ТИ через элемент И 29.8 в качестве сигнала ЗАНЕСЕНИЕ "1" на выход 23 узла и через элемент И 29.9 при единичном значении признака НОМЕР ЭТАПА на выход 24 узла в качестве сигнала ЗАНЕСЕНИЕ "2". Поступающие на входы 32 и 33 узла значения b_k-1*(0) и a_k-1*(0) совместно с сигналом на выходе элемента ИЛИ 30.1 формируют на выходах 25 и 26 узла соответственно сигналы ИНВЕРСИЯ "1" и ИНВЕРСИЯ "2" согласно таблице. При формировании на входе 32 нулевого кода и на входе 31 единичного кода, означающих окончание операции, узел формирования управляющих сигналов переходит в исходное состояние.

Устройство производит вычисление натурального логарифма комплексного числа в среднем за n итераций, что обеспечивает двукратный выигрыш по быстродействию в сравнении с прототипом, выполняющим аналогичную операцию за 2n+1 итераций. Таким образом, положительный эффект изобретения заключается в повышении быстродействия. (56) 1. Авторское свидетельство СССР N 1179328, кл. G 06 F 7/556, 1984.

2. Авторское свидетельство СССР N 1432513, кл. G 06 F 7/556, 1987.