устройство цифровой фазовой автоматической подстройки частоты
Классы МПК: | H03L7/22 с использованием более, чем одной цепи синхронизации |
Автор(ы): | Журавлев А.Н. |
Патентообладатель(и): | Государственный научно-исследовательский институт радио |
Приоритеты: |
подача заявки:
1991-06-22 публикация патента:
30.05.1994 |
Использование: в электросвязи, а именно в системах передачи и приема дискретных сообщений с асинхронным вводом и выводом информации, в устройствах асинхронного сопряжения скоростей цифровых потоков на приемной стороне. Сущность изобретения: для формирования ступенчатого сигнала и использования его для компенсации переменной составляющей управляющего сигнала устройство содержит первый, второй элементы И 12, первый, второй инверторы 3, 12, элемент ИЛИ 4, счетчик 5 импульсов, цифроаналоговый преобразователь 6, временной детектор 7, сумматор 8, фильтр 9 нижних частот, генератор 10 тактовых импульсов, блок 11 динамической памяти, делитель 13 частоты с переменным коэффициентом деления, преобразователь 14 кода, реверсивный счетчик 15, блок 16 управления. Устройство обеспечивает упрощение путем исключения дополнительного оборудования и повышения степени ослабления временных флоктуаций тактовых имплуьсов. 3 ил.
Рисунок 1, Рисунок 2, Рисунок 3
Формула изобретения
УСТРОЙСТВО ЦИФРОВОЙ ФАЗОВОЙ АВТОМАТИЧЕСКОЙ ПОДСТРОЙКИ ЧАСТОТЫ, содержащее первый и второй элементы И, элемент ИЛИ, первый инвертор, счетчик импульсов, цифроаналоговый преобразователь (ЦАП) и последовательно соединенные временной детектор, сумматор, фильтр нижних частот (ФНЧ) и генератор тактовых импульсов (ГТИ), отличающееся тем, что в него введены блок динамической памяти, блок управления и последовательно соединенные преобразователь кода, делитель частоты с переменным коэффициентом деления и реверсивный счетчик, n - 1 выходов которого подключены к одноименным входам цифроаналогового преобразователя (ЦАП), а n-й выход через элемент ИЛИ к n-му входу ЦАП, выход которого подключен к второму входу сумматора, первый вход блока динамической памяти является информационным входом устройства, второй и третий входы подключены к выходам первого и второго элементов И соответственно, первый выход является информационным выходом устройства, второй и третий выходы подключены к первому и второму входам временного детектора соответственно, первый вход первого элемента И являются тактовым входом устройства, а второй вход подключен к выходу первого инвертора, вход которого объединен с первым входом блока управления и является входом сигналов положительных вставок устройства, второй вход блока управления объединен с входом второго инвертора и является входом сигнала отрицательных вставок устройства, первый, второй и третий управляющие выходы блока управления подключены к одноименным входам реверсивного счетчика, импульсный вход которого объединен с вторым входом второго элемента ИЛИ и подключен к (m + 2)-му выходу счетчика импульсов, тактовый вход которого объединен с тактовым входом преобразователя кода, выходом ГТИ и первым входом второго элемента И, управляющий вход счетчика импульсов объединен с одноименным входом преобразователя кода и подключен к первому управляющему выходу блока управления, счетный выход счетчика импульсов подключен к одноименному входу делителя частоты с переменным коэффициентом деления, выход второго инвертора подключен к второму входу второго элемента И, m выходов счетчика импульсов подключены с соответствующим m-входам преобразователя кода.Описание изобретения к патенту
Изобретение относится к электросвязи, к системам передачи и приема дискретных сообщений с асинхронным вводом и выводом информации, и может быть использовано в устройствах асинхронного сопряжения скоростей цифровых потоков на приемной стороне. Цель - упрощение устройства путем исключения дополнительного оборудования и повышения степени ослабления временных флюктуаций тактовых импульсов. На фиг. 1 изображена функциональная схема устройства цифровой фазовой автоматической подстройки частоты; на фиг. 2 и 3 - временные диаграммы устройства цифровой фазовой автоматической подстройки частоты. Устройство цифровой фазовой автоматической подстройки частоты содержит первый элемент И 1, второй элемент И 2, первый инвертор 3, элемент ИЛИ 4, счетчик 5 импульсов, цифроаналоговый преобразователь (ЦАП) 6, временной детектор 7, сумматор 8, фильтр 9 нижних частот, генератор 10 тактовых импульсов, блок 11 динамической памяти, второй генератор 12, делитель 13 частоты с переменным коэффициентом деления, преобразователь 14 кода, реверсивный счетчик 15, блок 16 управления. Устройство цифровой фазовой автоматической подстройки частоты работает при условии равенства номинальных значений частот записи и считывания fз.ном = fсч.ном. , но так как генераторы тактовых импульсов записи и считывания не синхронизированы, то реальные значения частот отличаются одна от другой и от номинального значения на величину, не превышающую допустимого значения. На первый вход блока 11 поступает информационный сигнал. Тактовые импульсы записи через первый элемент И 1 поступает на второй вход блока 11, с помощью которых осуществляется поочередная запись символов информационного сигнала в ячейки памяти. Если в информационном сигнале присутствуют положительные вставки, на первый вход блока 16 и вход первого инвертора 3 одновременно с названными вставками поступают импульсы положительных вставок, имеющие положительную полярность и длительность один тактовый интервал. Указанные импульсы через первый инвертор 3 поступают на второй вход первого элемента И 1 и запирают его на время одного тактового интервала. При этом на второй вход блока 11 тактовый импульс не поступает и символ положительной вставки в память не записывается. Считывание информационного сигнала происходит с помощью тактовых импульсов, поступающих с выхода генератора 10 через второй элемент И 2 на третий вход блока 11. Если в информационном сигнале присутствуют отрицательные вставки, на второй вход блока 16 и вход второго инвертора 12 одновременно с названными вставками поступают импульсы отрицательных вставок, имеющие положительную полярность и длительность один тактовый интервал. Указанные импульсы через второй инвертор 12 поступают на второй вход второго элемента И 2 и запирают его на время одного тактового интервала. При этом на третий вход блока 11 тактовый импульс не поступает и на первый выход блока 11 проходит символ информационного сигнала из предыдущего тактового интервала. На второй и третий выходы блока 11 поступают импульсы с распределителей записи и считывания соответственно, так как частоты записи и считывания не равны, то временной интервал между моментами записи и считывания изменяется после каждого считывания на величину![устройство цифровой фазовой автоматической подстройки частоты, патент № 2013862](/images/patents/460/2013002/916.gif)
![устройство цифровой фазовой автоматической подстройки частоты, патент № 2013862](/images/patents/460/2013862/2013862-2t.gif)
![устройство цифровой фазовой автоматической подстройки частоты, патент № 2013862](/images/patents/460/2013862/2013862-3t.gif)
![устройство цифровой фазовой автоматической подстройки частоты, патент № 2013862](/images/patents/460/2013024/8776.gif)
В первом случае fc > fп. Это характеризуется тем, что переменные составляющие спектра управляющего сигнала эффективно подавляются с помощью фильтра 9 и временные флюктуации тактовых импульсов имеют пренебрежимо малые значения. На (m+2)-м выходе счетчика 5 формируется потенциал логической "1", которым реверсивный счетчик 15 устанавливается в состояние логического "0". Потенциал логической "1" с (m+2)-го выхода счетчика 5 через элемент ИЛИ 4 поступает на n-й вход ЦАП 6, на остальные входы которого поступают потенциалы логического "0", в результате чего на входах преобразователя устанавливается комбинация вида 10. . . 0, а на выходе его - потенциал, равный среднему значению диапазона изменения выходного напряжения, который поступает на второй вход сумматора 8. В сумматоре 8 на этот потенциал накладывается сигнал, поступающий на первый его вход. Полученный суммарный сигнал через фильтр 9, с помощью которого подавляются переменные составляющие спектра этого сигнала, поступает на вход генератора 10 и управляет его частотой. Во втором случае fп > fc > fн. Это характеризуется недостаточным подавлением переменной составляющей сигнала, формируемого временным детектором 7. С целью обеспечения необходимого подавления переменной составляющей названного сигнала формируется ступенчатый сигнал, который складывается в сумматоре 8 с управляющим сигналом в противофазе. При этом на выходе сумматора 8 формируется управляющий сигнал с меньшим значением переменной составляющей и более высокой частотой. Если fз > fсч, где fз и fсч - частоты записи и считывания соответственно, на выходе временного детектора 7 формируются импульсы переменной длительности с изменяющимся по величине усредненным значением напряжения. На первый вход блока 16 поступают импульсы положительных вставок, на втором выходе которого формируется потенциал логического "0", а на третьем выходе - логической "1". Импульс вставки с первого выхода поступает на (m+1)-й вход преобразователя 14 кода, записывая в его буферный регистр число, присутствующее на его m входах, на второй вход счетчика 5, устанавливая его в состояние логического "0", и на первый вход реверсивного счетчика 15, устанавливая его в состояние логической "1". На выходах преобразователя 14 формируется код, устанавливающий необходимый коэффициент деления (К
![устройство цифровой фазовой автоматической подстройки частоты, патент № 2013862](/images/patents/460/2013024/8776.gif)
![устройство цифровой фазовой автоматической подстройки частоты, патент № 2013862](/images/patents/460/2013024/8776.gif)
![устройство цифровой фазовой автоматической подстройки частоты, патент № 2013862](/images/patents/460/2013002/947.gif)
![устройство цифровой фазовой автоматической подстройки частоты, патент № 2013862](/images/patents/460/2013002/947.gif)
![устройство цифровой фазовой автоматической подстройки частоты, патент № 2013862](/images/patents/460/2013024/8776.gif)
![устройство цифровой фазовой автоматической подстройки частоты, патент № 2013862](/images/patents/460/2013024/8776.gif)
![устройство цифровой фазовой автоматической подстройки частоты, патент № 2013862](/images/patents/460/2013002/947.gif)
![устройство цифровой фазовой автоматической подстройки частоты, патент № 2013862](/images/patents/460/2013002/947.gif)
![устройство цифровой фазовой автоматической подстройки частоты, патент № 2013862](/images/patents/460/2013002/947.gif)
![устройство цифровой фазовой автоматической подстройки частоты, патент № 2013862](/images/patents/460/2013002/947.gif)
![устройство цифровой фазовой автоматической подстройки частоты, патент № 2013862](/images/patents/460/2013002/947.gif)
![устройство цифровой фазовой автоматической подстройки частоты, патент № 2013862](/images/patents/460/2013002/947.gif)
![устройство цифровой фазовой автоматической подстройки частоты, патент № 2013862](/images/patents/460/2013024/8776.gif)
Класс H03L7/22 с использованием более, чем одной цепи синхронизации
синтезатор частот с переменными усилением и полосой пропускания кольца фазовой автоподстройки - патент 2267860 (10.01.2006) | ![]() |
синтезатор частот - патент 2085032 (20.07.1997) | |
синтезатор частот - патент 2081510 (10.06.1997) | |
синтезатор частот - патент 2014733 (15.06.1994) |