устройство для умножения матриц картин-изображений

Формула изобретения

1. УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ МАТРИЦ КАРТИН-ИЗОБРАЖЕНИЙ, содержащее два двумерных параллельных регистра сдвига, множительный блок, выполненный в виде матрицы элементов И, картинный накапливающий сумматор и блок микропрограммного управления, причем первые входы элементов И каждой строки матрицы объединены и образуют управляющий вход множительного блока, вторые входы и выходы элементов И матрицы образуют соответственно картинный вход и картинный выход множительного блока, каждый из (i, j)-х (i = j = 1, ..., m) параллельных выходов, расположенных по главной диагонали, первого двумерного регистра сдвига соединен с соответствующими m управляющими входами множительного блока, картинный вход которого соединен с параллельным выходом второго двумерного регистра сдвига, а картинный выход - с параллельным оптическим входом картинного накапливающего сумматора, n + 1 картинных оптических выходов которого являются n + 1 картинными оптическими выходами устройства, вход запуска которого соединен с входом запуска блока микропрограммного управления, выходы с первого по шестой которого соединены соответственно с входом сброса, первым и вторым входами записи, синхровходом и первым и вторым входами сдвига первого двумерного параллельного регистра сдвига, вход сброса, первый и второй входы записи, синхровход и первый и второй входы сдвига второго двумерного параллельного регистра сдвига соединены соответственно с выходами с седьмого по двенадцатый блока микропрограммного управления, тринадцатый и четырнадцатый выходы которого соединены соответственно с входами установки в "0" и разрешения счета картинного накапливающего сумматора, отличающееся тем, что, с целью расширения функциональных возможностей путем организации режима обработки полутоновых картин-изображений и числовых матриц, в него введены два картинных аналого-цифровых преобразователя и два коммутатора оптических цифровых картин, при этом число картинных оптических разрядных выходов в картинном накапливающем сумматоре выбирается равным n = 2p + ] log₂m [+ 1 (где p - число картинных оптических выходов первого и второго картинных аналого-цифровых преобразователей, m - число строк (столбцов) исходных матриц, ] log₂m [ - целая часть числа log₂m с округлением до большого целого), причем первый и второй параллельные оптические входы устройства связаны с параллельными оптическими входами соответственно первого и второго картинных аналого-цифровых преобразователей, p картинных оптических выходов каждого из которых оптически связаны с p информационными картинными оптическими входами соответственно первого и второго коммутаторов оптических цифровых картин, параллельные оптические выходы которых оптически связаны с параллельными оптическими входами соответственно первого и второго двумерных параллельных регистров сдвига, тринадцатый выход блока микропрограммного управления соединен с входами сброса первого и второго картинных аналого-цифровых преобразователей, входы запуска которых соединены с пятнадцатым выходом блока микропрограммного управления, l управляющих входов первого коммутатора оптических цифровых картин соединены соответственно с шестнадцатого по (15 + l)-й выходами блока микропрограммного управления, выходы с (16 + l)-го по (15 + 2l)-й которого соединены с соответствующими l управляющими входами второго коммутатора оптических цифровых картин, K управляющих входов картинного накапливающего сумматора соединены соответственно с выходами с (16 + 2l)-го по (15 + 2l + k)-й блока микропрограммного управления, выходы с (16 + 2l + k)-го по (15 + 2l + k + p)-й которого соединены с соответствующими p управляющими входами первого картинного аналого-цифрового преобразователя, p управляющих входов второго картинного аналого-цифрового преобразователя соединены соответственно с выходами с (16 + 2l + k + p)-го по (15 + 2l + k + 2p)-й блока микропрограммного управления.

2. Устройство по п. 1, отличающееся тем, что картинный накапливающий сумматор содержит оптически управляемый транспарант, источник света, элемент ИЛИ - НЕ, мультипликатор изображений первой группы, n мультипликаторов изображений второй группы, узел формирования бинарных матриц картинного типа и n D-триггеров картинного типа, причем параллельный оптический вход сумматора связан с параллельным оптическим входом оптически управляемого транспаранта, параллельный оптический выход которого связан с параллельным оптическим входом мультипликатора изображений первой группы, k параллельных оптических выходов которого связаны соответственно с k параллельными оптическими входами первой группы узла формирования бинарных матриц картинного типа, k управляющих входов которого связаны соответственно с k управляющими входами сумматора, а n параллельных оптических выводов - с n информационными параллельными оптическими входами соответствующих D-триггеров картинного типа, параллельные оптические выходы которых связаны с параллельными оптическими входами n соответствующих мультипликаторов изображений второй группы, k - 1 из которых, начиная с второго, содержат три параллельных оптических выхода, а остальные содержат два параллельных оптических выхода, первые и вторые параллельные оптические выходы n мультипликаторов изображений второй группы связаны соответственно с n картинными оптическими выходами картинного накапливающего сумматора и с n параллельными оптическими входами второй группы узла формирования бинарных матриц картинного типа, k - 1 параллельных оптических входов третьей группы которого связаны с третьими параллельными оптическими выходами соответственно k - 1 мультипликаторов изображений второй группы, начиная с второго, вход установки нуля сумматора соединен с первым входом элемента ИЛИ - НЕ и через источник света - с управляющим оптическим входом оптически управляемого транспаранта, вход разрешения счета сумматора соединен с вторым входом элемента ИЛИ - НЕ и входами установки n D-триггеров картинного типа, входы сброса которых соединены с выходом элемента ИЛИ - НЕ, (n + 1)-й параллельный оптический выход узла формирования бинарных матриц картинного типа связан с (n + 1)-м картинным оптическим выходом сумматора.

3. Устройство по п.2, отличающееся тем, что узел формирования бинарных матриц картинного типа содержит первую группу из k оптоэлектронных затворов, вторую и третью группы из k - 1 оптоэлектронных затворов, n оптических управляемых транспарантов, две группы по k - 1 светообъединительных призм в каждой, k - 1 элементов НЕ и n сумматоров по модулю два картинного типа, причем параллельные оптические и управляющие входы k оптоэлектронных затворов первой группы связаны соответственно с k параллельными оптическими входами первой группы и k управляющими входами узла, первый параллельный оптический вход второй группы которого соединен с первым параллельным оптическим входом первого сумматора по модулю два картинного типа и параллельным оптическим входом первого оптически управляемого транспаранта, i-й параллельный оптический вход второй группы узла (i = 2, ..., k) соединен с параллельным оптическим входом (i - 1)-го оптоэлектронного затвора второй группы, управляющий вход которого соединен с i-м управляющим входом узла и входом (i - 1)-го элемента НЕ, выход которого соединен с управляющим входом (i - 1)-го оптоэлектронного затвора третьей группы, параллельный оптический вход которого связан с (i - 1)-м параллельным оптическим входом третьей группы узла, параллельные оптические выходы i-го оптоэлектронного затвора первой группы и (i - 1)-го оптоэлектронного затвора третьей группы связаны соответственно с параллельными оптическими входами (i - 1)-й светообъединительной призмы первой группы, параллельный оптический выход которой связан посредством отражателя с первым параллельным оптическим входом i-го сумматора по модулю два картинного типа и оптическим управляющим входом i-го оптически управляемого транспаранта, параллельные оптические выходы (i - 1)-го оптоэлектронного затвора второй группы и (i - 1)-го оптически управляемого транспаранта связаны соответственно с первым и вторым параллельными оптическими входами (i - 1)-й светообъединительной призмы второй группы, параллельный оптический выход которой связан посредством отражателя с вторым параллельным оптическим входом i-го сумматора по модулю два картинного типа и параллельным оптическим входом i-го оптически управляемого транспаранта, параллельный оптический выход первого оптоэлектронного затвора первой группы связан посредством отражателя с вторым параллельным оптическим входом первого сумматора по модулю два картинного типа и параллельным оптическим входом первого оптически управляемого транспаранта, параллельный оптический вход j-го (j = k, ..., n - 1) оптически управляемого транспаранта связан посредством отражателя с вторыми параллельными оптическими входами (j + 1)-го сумматора по модулю два картинного типа и параллельным оптическим входом (j + 1)-го оптически управляемого транспаранта, оптически управляющий вход которого связан посредством отражателя с первым параллельным оптическим входом (j + 1)-го сумматора по модулю два картинного типа и (j + 1)-м параллельным оптическим входом второй группы узла, параллельные оптические выходы n сумматоров по модулю два картинного типа и выход n-го оптически управляемого транспаранта связаны соответственно с n + 1 параллельными оптическими выходами узла.

Описание изобретения к патенту

Изобретение относится к вычислительной технике и может быть использовано в устройствах оптической обработки информации, предназначенных для решения задач обработки двумерных массивов цифровых данных и изображений, а также для многоканальной обработки сигналов.

Целью изобретения является расширение функциональных возможностей за счет организации режима обработки полутоновых картин-изображений и числовых матриц.

На фиг. 1 приведена функциональная схема устройства; на фиг. 2 - функциональная схема картинного накапливающего сумматора; на фиг. 3 - функциональная схема узла формирования бинарных матриц картинного типа; на фиг. 4-7 - пример выполнения перемножения числовых матриц

A(44)= A(44)2 и B(44)= B(44)2; на фиг. 8 - пример реализации коммутатора оптических цифровых картин; на фиг. 9 - функциональная схема блока микропрограммного управления, реализованная для случая перемножения числовых матриц

A(mm)=A(mm)2 и B(mm)=B(mm)2 .

Устройство для умножения матриц картин-изображений (фиг. 1) содержит первый 1 и второй 2 картинные аналого-цифровые преобразователи (АЦП), первый 3 и второй 4 параллельные оптические входы устройства, информационные картинные оптические входы 5₁-5_р и 6₁-6_р соответственно первого 7 и второго 8 коммутаторов оптических цифровых картин, первый 9 и второй 10 параллельные двумерные регистры сдвига, множительный блок 11, выполненный в виде матрицы элементов И 12_ij, картинный накапливающий сумматор 13, блок 14 микропрограммного управления, вход 15 запуска устройства, картинные оптические выходы 16₁-16_n+1 устройства.

Картинный накапливающий сумматор 13 (фиг. 2) содержит оптически управляемый транспарант 17, мультипликатор 18 изображений первой группы, параллельные оптические входы 19₁-19_k первой группы узла 20 формирования бинарных матриц картинного типа, параллельные оптические выходы 21₁-21_nузла 20, D-триггеры 22 картинного типа, мультипликаторы 23 изображений второй группы, параллельные оптические входы второй группы 24₁-24_n и третьей группы 25₁-25_k-1 узла 20, элемент ИЛИ-НЕ 26, источник 27 света.

Узел 20 формирования бинарных матриц картинного типа (фиг. 3) содержит оптоэлектронные затворы 28₁-28_k первой группы, сумматоры 29₁-29_n по модулю два картинного типа, оптически управляемые транспаранты 30₁-30_n, оптоэлектронные затворы 31₁-31_k-1 второй группы, элементы НЕ 32₁-32_k-1, оптоэлектронные затворы 33₁-33_k-1 третьей группы, светообъединительные призмы первой 34₁-34_k-1 и второй 35₁-35_k-1 групп.

Коммутатор 7(8) оптических цифровых картин (фиг. 8) содержит оптоэлектронные затворы 36₁-36_р, групповой светообъединитель 37 и дешифратор 38.

Блок 14 микропрограммного управления (фиг. 9) содержит генератор 39 тактовых импульсов, элементы И 40₁-40₂, триггер 41, блок 42 памяти, коммутаторы 43₁-43₆, регистр 44, одновибратор 45, счетчик 46, элемент ИЛИ 47, элемент НЕ 48.

Для простоты понимания работы устройства рассматривают сначала его алгоритм работы (фиг. 4-7).

Устройство предназначено для перемножения числовых матриц А(mxm) и B(mxm). Матрицу A(mxm) называют числовой, если ее любой элемент a_ij(i=1,... ,m, j=1,...,m) можно представить в виде

a_ij= 2^ka(k),, где a(k) - значение разряда, который может быть 0 либо 1;

k - номер разряда;

р - количество разрядов.

Тогда исходные числовые матрицы A(mxm) и B(mxm), поступающие на параллельные оптические входы 3 и 4 устройства, преобразуются с помощью первого 1 и второго 2 картинных АЦП в набор бинарных разрядных срезов и дальнейшая обработка происходит по разрядным срезам. Принципы обработки исходного многоуровневого изображения посредством его бинарных разрядных срезов описаны в ряде работ.

Таким образом, исходные числовые матрицы A(mxm) и B(mxm) представляются набором бинарных разрядных срезов соответственно

A(mm)= 2 A(mm);

_B(mm)= где A_lA( m x m ) - l_A-й бинарный разрядный срез числовой матрицы А, сформированный на l_A-м картинном оптическом выходе первого АЦП 1;

B_lB( m x m ) - l_B-й бинарный разрядный срез числовой матрицы В, сформированный на l_B-м картинном оптическом выходе второго АЦП 2;

Р - число разрядных срезов матриц А и В, однозначно соответствующее числу картинных оптических выходов первого и второго АЦП.

При учете формы представления исходных числовых матриц в виде набора бинарных срезов, очевидно, что результирующая матрица С(mxm)=A(mxm) B(mxm) может быть получена посредством сложения частичных произведений(A_lAB_lB)2(l_A= 0,..., (p-1); l_B=0,...,(p-1) бинарных разрядных срезов A_lA иB_lB исходных числовых матриц с учетом веса 2, образованного по известным правилам:

22=2; l = l_A + l_B .

Тогда числовую результирующую матрицу С(mxm) определяют как

C(mm)= (AB)2.

Данный алгоритм предполагает последовательную во времени посрезовую обработку числовых матриц, а значит, и организацию последовательного доступа к разрядным срезам A_lA ( m x m ) и B_lB( m x m ) числовых матриц А и В в виде считывания картинной информации с параллельных оптических выходов соответственно первого 7 и второго 8 коммутаторов, на информационные картинные оптические входы 5₁, 5₂,..., 5_р и 6₁, 6₂,..., 6_р которых поступают бинарные разрядные срезы исходных числовых матриц с параллельных оптических выходов первого 1 и второго 2 АЦП. Порядок коммутации требуемых в данный момент времени бинарных разрядных срезов на параллельные оптические выходы первого 7 и второго 8 коммутаторов задается подачей управляющих сигналов, вырабатываемых блоком 14 микропрограммного управления, на управляющие входы 7₁, 7₂, ...,7_l и 8₁,8₂,...,8_l соответственно первого 7 и второго 8 коммутаторов, т.е. фактически блок микропрограммного управления задает закон изменения во времени характеристик l_A(t), l_B(t), l(t).

Процесс формирования частичных произведений (A_lAB_lB) происходит согласно алгоритму работы устройства-прототипа, сводящемуся к вычислению внешнего произведения выделенных векторов перемножаемых матриц и их последующему цифровому временному интегрированию. В соответствии с этим алгоритмом бинарные матрицы A_lA ( m x m ) иB_lB( m x m ) параллельно вводятся в соответствующие первый 9 и второй 10 двумерные регистры и в процессе m тактов обработки параллельно циклически сдвигаются соответственно влево и вверх на r дискрет. Затем, выделяя элементы глазной диагонали матрицы, записанной в первом регистре 9, с последующим размножением выделенных элементов до размера строки, логически перемножают полученную матрицу и матрицу, формируемую на параллельном выходе второго регистра 10. Перемножение осуществляется в множительном блоке 11 с помощью элементов И 12_ij(i=1,...,m; j=1,...,m), в результате чего на параллельном выходе блока 11 формируется базовая компонента частичного произведения. Формирование частичного произведения происходит в процессе сложения базовых компонент частичного произведения за m тактов, осуществляемого картинным накапливающим сумматором 13. Причем поскольку l_A(t) и l_B(t) являются постоянными на временном интервале, определяемом как цикл обработки бинарных разрядных матриц A_lA ( m x m ) иB_lB( m x x m) при их перемножении, то на этом интервале l(t) также является постоянным. Следовательно, сложение базовых компонент частичного произведения за m тактов, определяющих указанный рабочий цикл, происходит на картинном накапливающем сумматоре 13, выполняющем функцию двоичного картинного счетчика в глубину с раздельным управлением k входов 13₃,...,13_2+k выбора веса, с учетом того, что в каждом цикле, состоящем из m тактов, вес 2^l(t)является постоянным.

Поскольку частичное произведение в результате перемножения бинарных разрядных срезов формируется также в виде набора бинарных разрядных срезов с учетом веса 2^l(t), то сложение частичных произведений сводится к суммированию с помощью картинного накапливающего сумматора 13 бинарных срезов, представляющих частичное произведение с учетом веса 2^l(t), соответствующего конкретному частичному произведению, и веса, соответствующего позиции среза в частичном произведении. Сумматор 13 фактически выполняет цифровое временное интегрирование.

Таким образом, рассмотренный алгоритм перемножения числовых матриц А(mxm) и B(mxm) может быть описан в виде



=2((R((A(mm) I(mm))

(A(mm) I(mm))(B(mm))), где t_i - текущий отсчет времени;

Т - такт синхронизации;

р - число бинарных разрядных срезов числовых матриц;

(A(mm)) - бинарная матрица, формируемая на управляющем входе множительного блока 11 (i=1,...,m; j=1,...,m) в текущий момент времени t_i;

(B(mm)) - бинарная матрица, формируемая на картинном входе множительного блока 11 в текущий момент времени t_i;

r(t_i) - число циклических сдвигов исходной матрицы, выполняемых в момент времени t_i;

(t_i)_и (t_i) - оператор циклического параллельного сдвига в требуемом направлении на число r(t_i) шагов, осуществляемый первым 7 и вторым 8 регистрами;

I (mxm) - единичная матрица;

A(mm) I(mm) - выделение элемен- тов главной диагонали матрицы, записанной в первом регистре 9;

R - оператор размножения выделенных диагональных элементов до размера строки.

Законы изменения во времени характеристик l_A(t_i), l_B(t_i), l(t_i), r(t_i) формируются блоком 14 микропрограммного управления в соответствии со следующими зависимостями:

l_A(t_i)= ;

l_B(t_i)= -l_A(t_i)P ;

l(t_i)=l_A(t_i)+l_B(t_i);

r(t_i)= , где ] В [- целая часть числа В;

[A/B] - остаток деления числа А на В;

t_i - текущий момент времени; t_i=0,..., T(mp²-1);

T - такт синхронизации.

На фиг. 4а и 4б исходные числовые матрицы А (4х4) и В (4х4) представлены набором р=2 бинарных матриц с весами 2⁰ и 2¹. Процесс формирования результирующей матрицы С (4х4) = А (4х4) х В (4х4) посредством бинарных разрядных срезов в течение t= 16 тактов показан на фиг. 4в-7с. При этом результирующая матрица С (mxm) также представляется набором бинарных разрядных срезов:

C(mm)=A(mm)B(mm)= 2C(mm), где число n картинных оптических разрядных выходов картинного накапливающего сумматора (с учетом картинного выхода переноса) определяется как

n=2p+ ] log₂m [ +1.

Рассмотрим более детально работу устройства с учетом конкретной реализации его узлов.

Первый 1 и второй 2 картинные АЦП могут быть реализованы в виде устройства записи и хранения изображения (см. авт. св. СССР N 1702429, кл. G 11 C 11/42). При условии измененных требований к блоку памяти, входящему в состав рассмотренного устройства, управляющие сигналы, подаваемые с блока управления на входы сброса и запуска первого 1 и второго 2 АЦП, должны быть такими, чтобы обеспечивать присутствие на параллельных оптических выходах 5₁, 5₂, ..., 5_р и 6₁, 6₂, ..., 6_рсоответственно первого 1 и второго 2 АЦП сформированных наборов бинарных разрядных срезов исходных числовых матриц A(mxm) и B(mxm) в течение полного рабочего цикла устройства.

Первый 7 и второй 8 коммутаторы могут быть реализованы разными способами. Один из традиционных вариантов реализации коммутатора, осуществляющего коммутацию на параллельный оптический выход одного из р бинарных разрядных срезов, подаваемых на соответствующие р информационные картинные оптические входы, в зависимости от управляющих сигналов представляет собой набор из р оптоэлектронных затворов 36₁, 36₂, . .., 36_р, управляющие электроды которых являются соответствующими управляющими входами коммутаторов, и светового светообъединителя 37 (фиг. 8). В этом случае число l управляющих входов коммутатора выбирается равным числу информационных картинных оптических входов коммутатора или для уменьшения числа управляющих входов коммутатора с числа р до числа l используется дешифратор 38 с числом адресных входов l таких, как 2^l=р (см., например, авт. св. СССР N 1476503). Коммутатор оптических цифровых картин можно реализовать и на базе структуры оптоэлектронного коммутатора гигабитных потоков информации.

Наиболее целесообразным вариантом реализации двумерных регистров сдвига является их реализация на базе модифицированного устройства отображения информации, содержащего параллельные оптические вход и выход, управляющие входы, обеспечивающие режимы параллельной записи и циклических сдвигов в выбранном направлении, как и в устройстве-прототипе.

Организацию требуемых режимов работы первого 9 и второго 10 регистров осуществляют посредством подачи на их соответствующие шесть управляющих входов 9₁-9₆ и 10₁-10₆ сигналов с выхода блока 14 управления. Вид этих сигналов в каждом требуемом режиме работы должен быть следующим.

Режим подготовки к началу работы и установки в нулевое состояние первого 9 и второго 10 регистров обеспечивается следующей последовательностью действий: подачей на входы 9₁ и 10₁ сигналов высокого уровня, подачей на входы 9₂ и 10₂ сигналов низкого уровня, подача на входы 9₃ и 10₃ сигналов высокого уровня.

Режим ввода (записи) бинарных матриц A_lA ( m x m ) и B_lB( m x m ) с параллельных оптических выходов первого 7 и второго 8 коммутаторов соответственно в первый 9 и второй 10 регистры осуществляется после предварительной их установки в нулевое состояние подачей на входы 9₁ и 10₁ сигналов низкого уровня.

Режим параллельного циклического сдвига информации, записанной во втором регистре 10, вверх на один дискрет определяется следующей сменой кодов во времени на пятом и шестом управляющих входах 10₅-10₆; 10₅,10₆->>код 10, подача синхроимпульса на четвертый управляющий вход 10₄; 10₅,10₆ ->>код 01, подача синхроимпульса на четвертый управляющий вход 10₄; 10₅,10₆ ->>код 00, подача синхроимпульса на четвертый управляющий вход 10₄.

Параллельный циклический сдвиг информации, записанной в первом регистре 9, влево на один дискрет определяется следующей сменой кодов во времени на пятом и шестом управляющих входах 9₅ и 9₆; 9₅,9₆ ->>код 10, подача синхроимпульса на четвертый управляющий вход 9₄; 9₅,9₆ ->>код 10, подача синхроимпульса на четвертый управляющий вход 9₄; 9₅,9₆ ->>код 00, подача синхроимпульса на четвертый управляющий вход 9₄.

Множительный блок 11 может быть выполнен в виде оптоэлектронного затвора, как и в устройстве-прототипе, который конструктивно представляет собой слой электрооптического вещества, с одной стороны которого нанесен сплошной прозрачный электрод, соединенный с шиной нулевого потенциала, а с другой стороны нанесены прозрачные электроды в виде mxm квадратных площадок, разделенные диэлектрическими промежутками и образующие управляемые элементы И 12_ij (i=1,...,m; j=1,...,m) оптоэлектронного затвора 11. Электроды управляемых элементов И 12, расположенных в каждой i-й строке матрицы 11 (i= 1, . . .,m), объединены и соединены с i-м управляющим входом оптоэлектронного затвора, который связан с i-м выходом первого регистра 9. В таком случае подобная связь осуществляется с помощью соответствующего i-го (i=1,...,m) фотодетектора, который преобразует бинарный выходной оптический сигнал первого регистра 9 в однозначно соответствующий ему бинарный электрический сигнал, который затем поступает на i-й управляющий вход оптоэлектронного затвора 11. При подаче на i-й управляющий вход оптоэлектронного затвора высокого потенциала управляемые элементы И 12 становятся прозрачными для оптических сигналов, поступающих с выходов соответствующих ячеек второго регистра 10. Таким образом, на выходе оптоэлектронного затвора 11 во времени формируются базовые компоненты частичных произведений.

Рассмотрим работу картинного накапливающего сумматора 13.

При поступлении на вход 13₁ установки нуля сумматора 13 сигнала высокого уровня происходит гашение источника 27 света, приводящее к отсутствию на управляющем входе оптически управляемого транспаранта 17 светового потока, вызывающего независимо от информации, поступающей на сигнальный параллельный оптический вход оптически управляемого транспаранта 17, формирование на его выходе совокупности оптических сигналов нулевого уровня интенсивности. Таким образом, исключается влияние информации, поступающей на параллельный оптический вход картинного накапливающего сумматора 13. В то же время сигнал высокого уровня, поступая с входа 13₁ установки нуля на первый вход элемента ИЛИ-НЕ 26, приводит к формированию на его выходе сигнала низкого уровня, подавая который на входы сброса n D-триггеров 22₁-22_n картинного типа и подавая сигнал низкого уровня на вход 13₂ разрешения счета сумматора 13, связанный с входами установки n D-триггеров 22₁-22_n картинного типа, осуществляют сброс соответствующих D-триггеров картинного типа в нулевое состояние.

Каждый из n D-триггеров 22₁, 22₂, ..., 22_n картинного типа может быть реализован в виде оптоэлектронного бистабильного устройства для параллельной записи, хранения и считывания изображений.

Рассмотрим работу сумматора 13 в режиме суммирования бинарных картин с учетом весов.

По сути, сумматор 13 в таком режиме выполняет функцию двоичного счетчика в глубину с раздельным управлением входов выбора веса. После поступления бинарной матрицы на параллельный оптический вход сумматора 13, связанный с сигнальным параллельным оптическим входом оптически управляемого транспаранта 17, при включенном источнике 27 света на выходе транспаранта 17 формируется бинарная матрица, соответствующая входной бинарной матрице с учетом требуемого коэффициента усиления. Оптически управляемый транспарант следует выбирать с таким коэффициентом усиления, чтобы в результате обработки его выходного изображения мультипликатором 18 изображений первой группы на k параллельных оптических выходах последнего формировались бинарные изображения с интенсивностями оптических сигналов не меньшими, чем интенсивности оптических сигналов бинарного изображения, поступающего на параллельный оптический вход сумматора 13. При условии, что режим предварительной установки сумматора 13 не используется, на n параллельных оптических входов 24₁-24_n второй группы узла 20 формирования бинарных матриц поступают бинарные картины изображений с n соответствующих параллельных оптических выходов n D-триггеров 22₁-22_n картинного типа, осуществляя оптическую связь через n мультиплексоров 23₁-23_n изображений второй группы. На k-1 параллельных оптических входов 25₁-25_k-1 третьей группы узла 20 поступают бинарные картины изображений с параллельных оптических выходов k-1 D-триггеров 22₂-22_k картинного типа через соответствующие мультиплексоры 23₂-23_k изображений второй группы. Тогда на первом параллельном оптическом входе n сумматоров по модулю два картинного типа в момент времени t+1 формируются бинарные матрицы, описываемые логическими выражениями для сумматора 29₁ A₁(t+1)=Q₁""(t); для сумматора 29₂ A₂(t+1)= y₂(t+1)C(t+1)+(t+1)Q(t);

для сумматора 29_k A_k(t+1)=y_k(t+1)C(t+1)+(t+1)Q(t);

для сумматора 29_k+1 A_k+1 (t+1)=Q_k+1""(t); для сумматора 29_nA_n(t+1)= Q_n""(t), где y₁(t+1), y₂(t+1),..., y_k(t+1) - значения сигналов на управляющих входах 13₃, 13₄, ..., 13_2+k в рассматриваемый момент времени t+1; C(t+1) - входная бинарная матрица, подаваемая на параллельный оптический вход сумматора 13 в рассматриваемый момент времени t+1; Q₁""(t), Q₂""(t),.. ., Q_n""(t) - бинарные матрицы, подаваемые на n параллельных оптических входов 24₁-24_n второй группы узла 20, характеризующие состояние сумматора 13 в предыдущий момент времени t; Q₂"""(t), Q₃"""(t),..., Q_k"""(t) - бинарные матрицы, подаваемые на k параллельных оптических входов 25₁-25_k-1 третьей группы узла 20, характеризующие состояние сумматора 13 в предыдущий момент времени. На втором параллельном оптическом входе сумматоров по модулю два картинного типа в момент времени t+1 формируются бинарные матрицы, описываемые логическими выражениями для сумматора 29₁ В₁(t+1)=y₁(t+1) x C(t+1); для сумматора 29₂ В₂(t+1)= y₁(t+1) x C(t+1) Q₁""(t)+y₂(t+1) Q₂""(t); для сумматора 29₃ B₃(t+1)=y₃(t+1)Q₃""(t)+(y₁(t+1)C(t+1) x Q₁""(t)+y₂(t)Q₂""(t)x(y₂(t+1)C(t+1)+y₂(t+1) x Q₂"""(t); для сумматора 29_k B_k(t+1)= y_k(t+1) x Q_k""(t)+A_k-1(t) B_k-1(t); для сумматора 29_k+1 B_k+1(t+1)=A_k(t) B_k(t); для сумматора 29_n B_n(t+1)= A_n-1(t) B_n-1(t).

Тогда на параллельных оптических выходах 21_i каждого i-го (i=1,..,n) сумматора 29_i по модулю два картинного типа в момент времени t+1 формируются бинарные картины, описываемые выражениями А_i (t+1) B_i(t+1), где - операция картинного двоичного суммирования. Полученные бинарные матрицы поступают на n информационных картинных входов соответствующих D-триггеров 22₁-22_n картинного типа и при подаче сигнала высокого уровня, а затем сигнала низкого уровня на вход 13₂разрешения счета сумматора 13 (что связано с организацией D-триггеров в виде описанной MS-структуры) происходит их запись в соответствующие D-триггеры, параллельные оптические выходы которых, размноженные посредством соответствующих n мультипликаторов 23₁-23_n изображений второй группы, и выход 21_n+1 узла 20 образуют n+1 картинных разрядных выходов сумматора 13.

Анализ выражений, описывающих n+1 выходных бинарных матриц, позволяет сделать вывод о том, что фактически сумматор 13 работает как двоичный счетчик в глубину с раздельным управлением входов выбора веса.

Оптоэлектронные затворы 28₁-28_k первой группы, 31₁-31_k-1 второй группы, 33₁-33_k-1 третьей группы представляют собой конструктивно слой электрооптического вещества, с одной стороны которого нанесен сплошной прозрачный электрод, соединенный с шиной нулевого потенциала, а с другой стороны - прозрачный электрод, соединенный с управляющим входом оптоэлектронного затвора, при подаче на который высокого потенциала оптоэлектронный затвор становится прозрачным для оптических сигналов, поступающих на его вход.

Картинные сумматоры 29₁, 29₂, ..., 29_n по модулю два могут быть реализованы аналогично реализации в устройстве-прототипе.

Для обеспечения надежной работоспособности при конкретной реализации устройства, содержащего большое количество светоделительных блоков, вносящих затухание и ослабление входных оптических сигналов, следует в качестве оптически управляющих транспарантов, на которых реализуются базовые узлы устройства, выбрать такие, которые обеспечивали бы требуемый коэффициент усиления яркости с учетом вносимых затуханий. Кроме того, с целью согласования выходных апертур предыдущих блоков с входными апертурами последующих узлов в устройство могут вводиться объективы с коллиматорами, что позволяет устранить эффекты рассеивания пучка света.

Рассмотрим работу устройства с учетом воздействия на основные узлы управляющих сигналов, вырабатываемых блоком 14 микропрограммного управления.

Согласно описанному выше алгоритму работы устройства и с учетом конкретной реализации основных его блоков прошивка блока 42 памяти блока 14 управления выполнена следующим образом (см. табл. 1 и 2) для случая, когда необходимо перемножить числовые матрицы:

A(44)=A(44)2 B(44)=B(44)2.

Подавая на вход запуска устройства импульсный сигнал и запуская тем самым генератор 39 тактовых сигналов блока 14 управления, устройство начинает свою работу.

Первый такт работы устройства характеризуется сбросом устройства в нулевое состояние, осуществляемое обнулением первого 1 и второго 2 АЦП путем подачи на их входы 1₁ и 2₁ сброса соответственно сигнала высокого уровня, обнулением первого 9 и второго 10 регистров путем подачи на их управляющие входы режимного кода сброса, обнулением счетчика 46 путем подачи на его R-вход импульсного сигнала высокого уровня, обнулением сумматора 13 путем подачи на его вход 13₁ установки в нулевое состояние сигнала высокого уровня.

На втором такте работы происходит подготовка к переходу на рабочий режим первого 9 и второго 10 регистров, а также первого 1 и второго 2 АЦП. По заднему фронту импульса, подаваемого на входы 1₂ и 2₂ запуска первого 9 и второго 10 регистров на втором такте работы (задний срез импульса формируется на третьем такте работы) происходит запуск первого 1 и второго 2 АЦП, а также подключаются к шине питания первый 9 и второй 10 регистры.

Следующие три такта характеризуются аналого-цифровым преобразованием исходных числовых матриц А(mxm) и B(mxm) в соответствующие наборы бинарных матриц, которые формируются на соответствующих параллельных оптических выходах первого 1 и второго 2 АЦП и присутствуют на них в течение полного рабочего цикла устройства вплоть до подачи сигнала сброса.

На седьмом такте работы осуществляется выбор требуемых бинарных срезов исходных числовых матриц путем задания соответствующего кода на управляющих входах 7₁ и 7₂ первого коммутатора 7 и соответствующего кода на управляющих входах 8₁ и 8₂ второго коммутатора 8. Выбранные бинарные разрядные срезы исходных числовых матриц А и В, в данном случае А_о(4х4) и В_о(4х4) с весом 2^о записываются соответственно в первый 9 и второй 10 регистры, такт работы устройства можно рассчитать таким образом, что он позволяет совместить в себе выбор нужного среза и его запись в регистр.

На восьмом такте работы сигнал высокого уровня с выхода 14₁₄ блока 14 управления, поступая на вход 13₂ разрешения счета сумматора 13, разрешает сложение бинарной матрицы, сформированной на его входе с выхода множительного блока 11, с содержимым сумматора 13, сформированным в предыдущий момент времени. Причем учет веса бинарной матрицы, сформированной на входе сумматора 13, осуществляется посредством подачи однозначно соответствующего данному весу кода на управляющие входы 13₃, 13₄, 13₅ сумматора 13. Следует отметить, что во время рассматриваемого такта (восьмого) осуществляется запись бинарных матриц лишь в первые триггеры-защелки D-триггеров 22₁-22_n картинного типа, имеющих MS-структуру.

Перезапись информации с первых во вторые триггеры-защелки D-триггеров 22₁-22_n картинного типа осуществляется на следующем девятом такте работы. Шесть тактов работы устройства, начиная с девятого, характеризуют выполнение параллельных циклических сдвигов в первом 9 и втором 10 регистрах соответственно влево и вверх на один дискрет. На четырнадцатом такте работы осуществляется проверка состояния счетчика 46 блока 14 управления, характеризующего подсчет числа сложений в сумматоре 13, содержимое счетчика 46 должно увеличиваться на единицу еще на восьмом такте работы устройства.

Если значение счетчика 46 меньше m (m - число строк и столбиков исходных числовых матриц), то организуется циклическая работа устройства, начиная с восьмого такта по четырнадцатый такт работы устройства. Если значение счетчика 46 станет равным m, то переходят к формированию управляющих сигналов в соответствии с командой, защитой в блоке 42 памяти блока 14 управления под адресом "001110". Эта команда предполагает выполнение последнего такта счета сумматора 13 с записью результата в первые триггеры-защелки D-триггеров 22₁-22_n картинного типа с учетом веса, заданного еще на восьмом такте работы устройства. Следующий такт характеризуется сбросом счетчика 46 блока 14 управления, совмещением перезаписи информации в сумматор 13 с первых во вторые триггеры-защелки D-триггеров 22₁-22_n с выбором первым 7 и вторым 8 коммутаторами новых требуемых бинарных разрядных срезов исходных матриц в соответствии с законами изменения l_A(t) и l_B(t) (описанными ранее) и их записью соответственно в первый 9 и второй 10 регистры.

Команды, зашитые в блок 42 памяти блока 14 управления, начиная с адреса "010000" по "100000", вырабатываются в соответствии с принципом, который четко виден при подробном рассмотрении команд, имеющих адреса с "000000" по "001111" в блоке 42 памяти. Предпоследняя команда в блоке 42 памяти блока 14 управления, имеющая адрес "100001", предполагает анализ значения признака конца, соответствующего состоянию выхода В29 регистра 44 блока управления. Если на этом выходе сформирован сигнал уровня логического "0", то следует перейти к выполнению команды с адресом "000000" в блоке 42 памяти и можно выставить новую информацию на параллельных оптических входах 3 и 4 устройства. Если на выходе В29 регистра 44 блока 14 управления сформирован сигнал уровня логической "1", то переходят к выполнению команды "стоп" устройства.