устройство для вычисления быстрых геометрических преобразований
Классы МПК: | G06F7/548 для нахождения тригонометрических функций; для преобразования координат |
Автор(ы): | Гусятин В.М., Горбачев В.А., Либероль Б.Д. |
Патентообладатель(и): | Гусятин Владимир Михайлович |
Приоритеты: |
подача заявки:
1991-02-04 публикация патента:
30.09.1994 |
Изобретение относится к вычислительной технике, системам технического зрения, тренажерам различного назначения, а также может быть использовано в телевизионной технике. Устройство содержит блок задания входных параметров, первый, второй и третий блоки преобразования координат, блок управления, блок памяти, логарифмические преобразователи, функциональные преобразователи, адресные формирователи, блок формирования линии бесконечно удаленных точек. Устройство позволяет вести обработку синтезированного и реального плоского изображения телевизионного стандарта в реальном масштабе времени. Скорость обработки не зависит от сложности изображения. 6 з.п. ф-лы, 7 ил.
Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6, Рисунок 7
Формула изобретения
1. УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ БЫСТРЫХ ГЕОМЕТРИЧЕСКИХ ПРЕОБРАЗОВАНИЙ, содержащее блок задания входных параметров, два блока преобразования, координат блок памяти и блок управления, причем выход блока памяти является информационным выходом устройства, отличающееся тем, что в него введены третий блок преобразования координат, три логарифмических проеобразователя, два функциональных преобразователя и два адресных формирователя, а также блок формирования линии бесконечно удаленных точек, выход которого является выходом формирования линий горизонта устройства, с первого по третий управляющие выходы блока задания входных параметров соединены с входами сигналов сопровождения соответственно с первого по третий кодов параметров направляющих косинусов первого, второго и третьего блоков преобразования координат, входы разрешения записи которых соединены с входами разрешения записи первого и второго адресных формирователей и четвертым управляющим выходом блока задания входных параметров, первый информационный выход которого соединен с входами кода параметров направляющей косинуса первого, второго и третьего блоков преобразования координат, информационные выходы которых соединены с информационными входами первого, второго и третьего логарифмических преобразователей соответственно, синхровходы которых соединены с первыми синхровходами первого, второго и третьего блоков преобразования координат, синхровходами первого и второго функциональных преобразователей, первого и второго адресных формирователей блока формирования линии бесконечно удаленных точек и первым выходом блока управления, второй выход которого соединен с вторыми синхровходами первого, второго и третьего блоков преобразования координат, первые входы сброса которых соединены с третьим выходом блока управления, с входами сброса первого, второго и третьего логарифмических преобразователей, первого и второго функциональных преобразователей, блока формирования линии бесконечно удаленных точек, первыми входами сброса первого и второго адресных формирователей, вторые входы сброса которых соединены с вторыми входами сброса трех блоков преобразования координат и с четвертым выходом блока управления, пятый выход которого соединен с входом блока задания входных параметров, вторые информационные выходы которого соединены с входами кода порядка и кода мантиссы первого и второго адресных формирователей, выходы которых соединены с первым и вторым адресными входами блока памяти, пятый и шестой управляющие выходы блока задания входных параметров с входами сигналов сопровождения кода порядка и кода мантиссы соответственно первого и второго адресных формирователей, первый и второй выходы первого и третьего логарифмических преобразователей соединены с входами целой и дробной части первого операнда соответственно первого и второго функциональных преобразователей, входы целой и дробной части второго операнда первого и второго фунциональных преобразователей соединены с первым и вторым выходами второго логарифмического преобразователя, первый и второй выходы первого и второго функциональных преобразователей - с входами первого и второго операндов соответственно первого и второго адресных формирователей, выход знакового разряда первого и третьего блоков преобразования координат соединены с входами знака первых операндов первого и второго адресных формирователей соответственно, выход знакового разряда второго блока преобразования координат - с входами знака вторых операндов первого и второго адресных формирователей, информационный вход блока формирования линий бесконечно удаленных точек соединен с информационным выходом второго блока преобразования координат. 2. Устройство по п.1, отличающееся тем, что каждый блок преобразования координат содержит комбинационный узел, четыре регистра, комбинационный сумматор, два элемента ИЛИ, элемент НЕ и элемент задержки, причем первый синхровход блока соединен с первым входом первого элемента ИЛИ, выход которого соединен с входом разрешения записи первого регистра, информационный вход которого соединен с информационным входом второго регистра и выходом комбинационного сумматора, первый информационный вход которого через монтажное ИЛИ соединен с выходами первого и второго регистров и информационным выходом блока, выходы третьего и четвертого регистров через монтажное ИЛИ соединены с вторым информационным входом комбинационного сумматора, вход кода параметра направляющей косинуса блока соединен с информационными входами третьего и четвертого регистров, входы разрешения записи которых соединены с одноименным входом блока и с первым входом комбинационного узла, первый вход сброса блока соединен с входом установки в "0" первого регистра, вход запрещения выходов которого соединен с одноименным входом третьего регистра и выходом элемента НЕ, вход которого соединен с входами запрещения выходов второго и четвертого регистров, вторым входом комбинационного узла и вторым синхровходом блока, вход сигнала сопровождения первого параметра направляющей косинуса которого соединен с третьим входом комбинационного узла и первым входом второго элемента ИЛИ, второй вход которого соединен с входом сигнала сопровождения третьего параметра направляющей косинуса блока, вход сигнала сопровождения второго параметра направляющей косинуса которого соединен с четвертым входом комбинационного узла и входом разрешения приема четвертого регистра, вход установки в "0" которого соединен с одноименными входами второго и третьего регистров и вторым входом сброса блока, выход комбинационного узла соединен с входом элемента задержки, выход которого соединен с вторым входом первого элемента ИЛИ и входом разрешения записи второго регистра, выход второго элемента ИЛИ - с входом разрешения приема третьего регистра, выход знакового разряда блока соединен через монтажное ИЛИ с выходами старших разрядов первого и второго регистров. 3. Устройство по п.1, отличающееся тем, что каждый логарифмический преобразователь содержит входной регистр, два промежуточных регистра, блок сдвига аргумента, блок управления сдвигом, блок задержки, блок элементов НЕ, блок памяти и комбинационный сумматор, причем информационный вход преобразователя соединен с информационным входом второго регистра, выход которого соединен с информационным входом блока сдвига аргумента и входом блока управления сдвигом, выход которого соединен с информационным входом блока задержки и с входом блока управления сдвигом аргумента, выход которого соединен с информационным входом первого промежуточного регистра, выход которого соединен с адресным входом блока памяти, выход которого соединен с информационным входом второго промежуточного регистра, выходы опорного значения функции логарифма и поправки которого соединены соответственно с первым и вторым информационными входами комбинационного сумматора, выход которого является первым выходом преобразователя, вторым выходом которого является выход блока элементов НЕ, вход которого соединен с выходом блока задержки, вход установки в "0" которого соединен с одноименными входами первого и второго промежуточных регистров, входного регистра и входом сброса преобразователя, синхровход которого соединен с синхровходами входного регистра, первого и второго промежуточных регистров. 4. Устройство по п.1, отличающееся тем, что каждый функциональный преобразователь содержит четыре регистра, блок памяти и два комбинационных сумматора, причем входы целой части первого и второго операндов преобразователя соединены с первым и третьим информационными входами первого комбинационного сумматора, второй и четвертый информационные входы которого соединены с выходами первого и второго регистров, информационные входы которых соединены с входами дробной части первого и второго операндов преобразователя, синхровход которого соединен с входами разрешения записи первого - червертого регистров, входы установки в "0" которых соединены с входом сброса преобразователя, выход дробной части первого комбинационного сумматора соединен с информационным входом третьего регистра, выход которого соединен с адресным входом блока памяти, выход которого соединен с информационным входом четвертого регистра, выходы функции и поправки которого соединены с первым и вторым информационными входами второго комбинационного сумматора, выход которого соединен с первым выходом преобразователя, второй выход которого соединен с выходом целой части первого комбинационного сумматора. 5. Устройство по п. 1, отличающееся тем, что адресный формирователь содержит семь регистров, два комбинационных сумматора, блок сдвига, узел формирования знака и узел задержки, причем вход первого операнда формирователя соединен с информационным входом первого регистра, выход которого соединен с информационным входом блока сдвига, вход управления сдвигом которого соединен с выходом второго регистра, выходы третьего и четвертого регистров соединены с первым и вторым информационными входами первого комбинационного сумматора, выход которого соединен с информационным входом пятого регистра, выход которого соединен с информационным входом второго регистра, вход разрешения записи которого соединен с одноименными входами узла задержки первого, шестого, пятого и третьего регистров и входом синхронизации формирователя, первый вход сброса которого соединен с входами установки в "0" первого, второго, третьего, пятого и шестого регистров и узла задержки, информационный вход которого соединен с выходом узла формирования знака, первый и второй входы которого соединены с входами знаков первого и второго операндов формирователя, вход второго операнда которого соединен с информационным входом третьего регистра, вход кода параметра и мантиссы формирователя соединен с информационными входами четвертого и седьмого регистров, входы разрешения записи которых соединены с входом разрешения записи формирователя, второй вход сброса которого соединен с входами установки в "0" четвертого и седьмого регистров, входы сигналов сопровождения кода порядка и кода мантиссы преобразователя соединены с входами разрешения приема четвертого и седьмого регистров соответственно, выход блока сдвига соединен с информационным входом шестого регистра, выходы шестого и седьмого регистров соединены с первым и вторым информационными входами второго комбинационного сумматора, третий информационный вход которого соединен с выходом узла задержки, выход второго комбинационного сумматора является выходом формирователя. 6. Устройство по п. 1, отличающееся тем, что блок формирования линии бесконечно удаленных точек содержит входной регистр, дешифратор нуля и узел задержки, выход которого является выходом блока, информационный вход которого соединен с информационным входом входного регистра, выход которого соединен с входом дешифратора нуля, выход которого соединен с информационным входом узла задержки, вход разрешения записи которого соединен с одноименным входом входного регистра и входом синхронизации блока, вход сброса которого соединен с входом установки в "0" входного регистра и узла задержки. 7. Устройство по п.1, отличающееся тем, что блок управления содержит узел синхронизации, триггер, три узла формирования импульсов, два элемента задержки и элемент И, причем первый выход узла синхронизации соединен с тактовым входом триггера, выход которого является первым выходом блока, второй выход узла синхронизации соединен с входом установки в "0" триггера, с входами первых элемента задержки и узла формирования импульсов, третий выход узла синхронизации соединен с входами вторых узла формирования импульсов и элемента задержки, выход первого элемента задержки соединен с входом третьего узла формирования импульсов, выход которого является вторым выходом блока, третьим выходом которого является выход первого узла формирования импульсов, первый выход второго узла формирования импульсов соединен с четвертым выходом блока, пятый выход которого соединен с выходом элемента И, первый и второй входы которого соединены с вторым выходом второго узла формирования импульсов и второго элемента задержки соответственно.Описание изобретения к патенту
Изобретение относится к вычислительной технике, системам технического зрения, тренажерам различного назначения, а также может быть использовано в телевизионной технике. Известно устройство преобразования координат для геометрической коррекции изображений [1] , содержащее четыре управляемых делителя, два элемента ИЛИ, два реверсивных счетчика и блок синхронизации. Недостатками устройства являются крайне ограниченный набор геометрических преобразований: поворот и смещение точки в декартовой системе координат в плоскости изображения, а также невозможность выполнять преобразования в реальном масштабе времени. Наиболее близким по технической реализации к изобретению является устройство для формирования динамических изображений [2], содержащее блок задания входных параметров и синхронизации, два блока преобразования координат, формирователь управляющих импульсов, шины управляющего и выходного сигналов. Недостатком устройства является также минимальный набор геометрических преобразований (афинные). Целью изобретения является устройство вычислений с расширенными возможностями геометрических преобразований (афинных и центропроективных) плоского изображения в реальном масштабе времени, обеспечивающее высокое качество изображения с большой глубиной масштабирования и высоким угловым разрешением. Цель достигается тем, что в устройство, содержащее блок задания входных параметров, два блока преобразования координат, блок памяти и блок управления, причем выход блока памяти является информационным выходом устройства, введены третий блок преобразования координат, три логарифмических преобразователя, два функциональных преобразователя, два адресных формирователя, блок формирования линии бесконечно удаленных точек, выход которого является выходом формирований линий горизонта устройства, при этом с первого по третий управляющие выходы блока задания входных параметров соединены с входами сигналов сопровождения соответственно с первого по третий кодов параметров направляющих косинуса первого, второго и третьего блоков преобразования координат, входы разрешения записи которых соединены с входами разрешения записи первого и второго адресных преобразователей и четвертым управляющим выходом блока задания входных параметров, первый информационный выход которого соединен с входами кода параметра направляющей косинуса первого, второго и третьего блоков преобразования координат, информационные выходы которых соединены с информационными входами первого, второго и третьего логарифмических преобразователей соответственно, синхровходы которых соединены с первыми синхровходами первого, второго и третьего блоков преобразования координат, синхровходами первого и второго функциональных преобразователей, первого и второго адресных преобразователей, блока формирования линии бесконечно удаленных точек и первым выходом блока управления, второй выход которого соединен с вторыми синхровходами первого, второго и третьего блоков преобразования координат, первые входы сброса которых соединены с третьим выходом блока управления, с входами сброса первого, второго и третьего логарифмических преобразователей, первого и второго функциональных преобразователей, блока формирования линии бесконечно удаленных точек, первыми входами сброса первого и второго адресных преобразователей, вторые входы сброса которых соединены с вторыми входами сброса трех блоков преобразования координат и с четвертым выходом блока управления, пятый выход которого соединен с входом блока задания входных параметров, вторые информационные выходы которого соединены с входами кодов порядка и мантиссы первого и второго адресных формирователей, выходы которых соединены с первым и вторым адресными входами блока памяти, пятый и шестой управляющие выходы блока задания входных параметров соединены с входами сигналов сопровождения кода порядка и кода мантиссы соответственно первого и второго адресных формирователей, первый и второй выходы первого и третьего логарифмических преобразователей соединены с входами целой и дробной частей первого операнда соответственно первого и второго функциональных преобразователей, входы целой и дробной частей второго операнда первого и второго функциональных преобразователей соединены с первым и вторым выходами второго логарифмического преобразователя, первый и второй выходы первого и второго функциональных преобразователей соединены с входами первого и второго операндов соответственно первого и второго адресных формирователей, выход знакового разряда первого и третьего блоков преобразования координат соединены с входами знака первого операнда первого и второго адресных формирователей соответственно, выход знакового разряда второго блока преобразования координат соединен с входами знака второго операнда первого и второго адресных формирователей, информационный вход блока формирования линий бесконечно удаленных точек соединен с информационным выходом второго блока преобразования координат. Блок преобразования координат содержит комбинационный сумматор, первую и вторую схемы ИЛИ, элемент НЕ, комбинационный узел, элемент задержки, а также первый, второй, третий и четвертый регистры, причем первый синхровход блока соединен с первым входом первого элемента ИЛИ, выход которого соединен с входом разрешения записи первого регистра, информационный вход которого соединен с информационным входом второго регистра и выходом комбинационного сумматора, первый информационный вход которого через монтажное ИЛИ соединен с выходами первого и второго регистров и информационным выходом блока, выходы третьего и четвертого регистров через монтажное ИЛИ соединены с вторым информационным входом комбинационного сумматора, вход кода параметра направляющей косинуса блока соединен с информационными входами третьего и четвертого регистров, входы разрешения записи которых соединены с одноименным входом блока и с первым входом комбинационного узла, первый вход сброса блока соединен с входом установки в ноль первого регистра, вход запрещения выходов которого соединен с одноименным входом третьего регистра и выходом элемента НЕ, вход которого соединен с входами запрещения выходов второго и четвертого регистров, вторым входом комбинационного узла и вторым синхровходом блока, вход сигнала сопровождения первого параметра направляющей косинуса которого соединен с третьим входом комбинационного узла и первым входом второго элемента ИЛИ, второй вход которого соединен с входом сигнала сопровождения третьего параметра направляющей косинуса блока, вход сигнала сопровождения второго параметра направляющей косинуса соединен с четвертым входом комбинационного узла и входом разрешения приема четвертого регистра, вход установки в ноль которого соединен с одноименными входами второго и третьего регистров и вторым входом сброса блока, выход комбинационного узла соединен с входом элемента задержки, выход которого соединен с вторым входом первого элемента ИЛИ и входом разрешения записи второго регистра, выход второго элемента ИЛИ соединен с входом разрешения приема третьего регистра, выход знакового разряда блока соединен через монтажное ИЛИ с выходами старших разрядов первого и второго регистров. Логарифмический преобразователь содержит входной регистр, два промежуточных регистра, блок управления сдвигом, блок сдвига аргумента, блок задержки, блок памяти, блок элементов НЕ и комбинационный сумматор, причем информационный вход преобразователя соединен с информационным входом входного регистра, выход которого соединен с информационным входом блока сдвига аргумента и входом блока управления сдвигом, выход которого соединен с информационным входом блока задержки и с входом блока управления сдвигом аргумента, выход которого соединен с информационным входом первого промежуточного регистра, выход которого соединен с адресным входом блока памяти, выход которого соединен с информационным входом второго промежуточного регистра, выходы опорного значения функции логарифма и поправки которого соединены соответственно с первым и вторым информационными входами комбинационного сумматора, выход которого является первым выходом преобразователя, вторым выходом которого является выход блока элементов НЕ, вход которого соединен с выходом блока задержки, вход установки в ноль которого соединен с одноименными входами первого и второго промежуточных регистров, входного регистра и входом сброса преобразователя, синхровход которого соединен с синхровходами входного регистра и первого и второго промежуточных регистров. Функциональный преобразователь содержит четыре регистра, блок памяти, два комбинационных сумматора, причем входы целой части первого и второго операндов преобразователя соединены с первым и третьим информационными входами первого комбинационного сумматора, второй и четвертый информационные входы которого соединены с выходами первого и второго регистров, информационные входы которых соединены с входами дробной части первого и второго операндов преобразователя, синхровход которого соединен с входами разрешения записи первого, второго, третьего и четвертого регистров, входы установки в ноль которых соединены с входом сброса преобразователя, выход дробной части первого комбинационного сумматора соединен с информационным входом третьего регистра, выход которого соединен с адресным входом блока памяти, выход которого соединен с информационным входом четвертого регистра, выходы функции и поправки которого соединены с первым и вторым информационными входами второго комбинационного сумматора, выход которого соединен с первым выходом преобразователя, второй выход которого соединен с выходом целой части первого комбинационного сумматора. Адресный формирователь содержит семь регистров, блок сдвига, узел формирования знака, узел задержки, два комбинационных сумматора, причем вход первого операнда формирователя соединен с информационным входом первого регистра, выход которого соединен с информационным входом блока сдвига, а вход управления сдвигом которого соединен с выходом второго регистра, выходы третьего и четвертого регистров соединены с первым и вторым информационными входами первого комбинационного сумматора, выход которого соединен с информационным входом пятого регистра, выход которого соединен с информационным входом второго регистра, вход разрешения записи которого соединен с одноименными входами узла задержки первого, шестого, пятого и третьего регистров и входом синхронизации формирователя, первый вход сброса которого соединен с входами установки в ноль первого, второго, третьего, пятого и шестого регистров и узла задержки, информационный вход которого соединен с выходом узла формирования знаков, первый и второй входы которого соединены с входами знаков первого и второго операндов формирователя, вход второго операнда которого соединен с информационным входом третьего регистра, вход кода параметра и мантиссы формиpователя соединен с информационными входами четвертого и седьмого регистров, входы разрешения записи которых соединены с входом разрешения записи формирователя, второй вход сброса которого соединен с входами установки в ноль четвертого и седьмого регистров, входы сигналов сопровождения кода порядка и кода мантиссы преобразователя соединены с входами разрешения приема четвертого и седьмого регистров соответственно, выход блока сдвига соединен с информационным входом шестого регистра, выходы шестого и седьмого регистров соединены с первым и вторым информационными входами второго комбинационного сумматора, третий информационный вход которого соединен с выходом узла задержки, выход второго комбинационного сумматора является выходом формирователя. Блок формирования линии бесконечно удаленных точек содержит входной регистр, дешифратор нуля и узел задержки, выход которого является выходом блока, информационный вход которого соединен с информационным входом входного регистра, выход которого соединен с входом дешифратора нуля, выход которого соединен с информационным входом узла задержки, вход разрешения записи которого соединен с одноименным входом входного регистра и входом синхронизации блока, вход сброса которого соединен с входом установки в ноль входного регистра и узла задержки. Блок управления содержит узел синхронизации, триггер, два элемента задержки, три узла формирования импульсов и элемент И, причем первый выход узла синхронизации соединен с тактовым входом триггера, выход которого является первым выходом блока, второй выход узла синхронизации соединен с входом установки в ноль триггера, с входами первых элементов задержки и узла формирования импульсов, третий выход узла синхронизации соединен с входами вторых узла формирования импульсов и элемента задержки, выход первого элемента задержки соединен с входом третьего узла формирования импульсов, выход которого является вторым выходом блока, третьим выходом которого является выход первого узла формирования импульсов, первый выход второго узла формирования импульсов соединен с четвертым выходом блока, пятый выход которого соединен с выходом элемента И, первый и второй входы которого соединены с вторым выходом второго узла формирования импульсов и второго элемента задержки соответственно. Анализ известных технических решений в исследуемой области позволяет сделать вывод об отсутствии в них признаков, сходных с существенными отличительными признаками в изобретении, что позволяет сделать вывод о соответствии критерию "Существенные отличия". Для построения изображения в реальном масштабе времени требуется обеспечить проведение центропроективного преобразования, сводящегося к вычислению координат проекции элемента экрана на предметную плоскость. Анализ известных соотношений центропроективных преобразований (Четверухин Н.Ф. Проективная геометрия. Министерство просвещения РСФСР. М., 1961, с.360) показал, что для проведения вычислений в реальном масштабе времени с заданной глубиной масштабирования и требуемым угловым разрешением необходимо преобразовать эти соотношения в видX=X0-Y
![устройство для вычисления быстрых геометрических преобразований, патент № 2020557](/images/patents/453/2020557/2020557t.gif)
Z=Z0-Y
![устройство для вычисления быстрых геометрических преобразований, патент № 2020557](/images/patents/453/2020557/2020557-2t.gif)
X=X0-2
![устройство для вычисления быстрых геометрических преобразований, патент № 2020557](/images/patents/453/2020557/2020557-3t.gif)
![устройство для вычисления быстрых геометрических преобразований, патент № 2020557](/images/patents/453/2020557/2020557-4t.gif)
Z=Z0-2
![устройство для вычисления быстрых геометрических преобразований, патент № 2020557](/images/patents/453/2020557/2020557-5t.gif)
![устройство для вычисления быстрых геометрических преобразований, патент № 2020557](/images/patents/453/2020557/2020557-6t.gif)
log2I e I = de + log2lm (5) где de - целая часть логарифма; em - дробная часть числа е. В этом случае очевидными являются следующие преобразования:
2
![устройство для вычисления быстрых геометрических преобразований, патент № 2020557](/images/patents/453/2020557/2020557-7t.gif)
X=X0-2
![устройство для вычисления быстрых геометрических преобразований, патент № 2020557](/images/patents/453/2020557/2020557-8t.gif)
![устройство для вычисления быстрых геометрических преобразований, патент № 2020557](/images/patents/453/2020557/2020557-9t.gif)
Z= Z0-2
![устройство для вычисления быстрых геометрических преобразований, патент № 2020557](/images/patents/453/2020557/2020557-10t.gif)
![устройство для вычисления быстрых геометрических преобразований, патент № 2020557](/images/patents/453/2020557/2020557-11t.gif)
f=Bx.2
![устройство для вычисления быстрых геометрических преобразований, патент № 2020557](/images/patents/453/2020557/8744.gif)
![устройство для вычисления быстрых геометрических преобразований, патент № 2020557](/images/patents/453/2020557/2020557-12t.gif)
Схема работает следующим образом. Первый 21 и второй 22 регистры установлены постоянно в режим "прием". При отсутствии сигнала на шестом входе первый и третий 23 регистры находятся в режиме "разрешение выходов", а второй и четвертый 24 - "запрещение выходов" (в третьем или Z-состоянии). Работу БПК рассмотрим с момента поступления на седьмой и восьмой входы импульсов соответственно "Сброс СГИ" и "Сброс КГИ", вырабатываемых блоком управления. Эти импульсы устанавливают все регистры БПК в нулевое состояние и подготавливают БПК к приему параметров из БЗВП. Первым на девятый вход поступает в параллельном коде значение коэффициенты Si3, затем на третий вход из БЗВП поступает сигнал сопровождения Si3, устанавливающий третий регистр по входу в режим "прием". После этого на четвертый вход из БЗВП поступает синхросигнал "Запись", осуществляющий запись параметра Si3 в третий регистр, а через комбинационный сумматор в первый и второй регистры. После записи параметра Si3 на девятый вход подается код параметра Si1, который записывается в третий регистр после подачи из БЗВП на первый вход сигнала сопровождения Si1, а на четвертый вход синхросигнала "Запись". Последним в четвертый регистр передается параметр Si2, для этого БЗВП выставляет на девятый вход код Si2, затем на второй вход сигнал сопровождения Si2, а на четвертый вход синхросигнал "Запись". Далее из блока управления на пятый вход поступает серия из n синхроимпульсов С1 (n - число пикселов в строке). При поступлении j-го импульса в первый регистр записывается сумма jSi1 + Si3. После поступления последнего импульса этой серии, т. е. по окончании прорисовки последнего пиксела в очередной l-й строке, на седьмой вход из блока управления поступает импульс "Сброс СГИ", обнуляющий первый регистр. Затем на шестой вход из блока управления поступает импульс С2, который переводит первый и третий регистры в состояние "запрещение выходов", а второй и четвертый - "разрешение выходов". Кроме этого, импульс С2 осуществляет запись в первый и второй регистры lSi2 + Si3. Теперь при поступлении на пятый вход j-го импульса из очередной серии из n синхроимпульсов в первом регистре формируется сумма jSi1 + lSi2 + Si3. Полный цикл работы БПК завершается по достижении j = n, l = m, где m - число телевизионных строк в кадре, и приходе импульсов "Сброс СГИ" и "Сброс КГИ", устанавливающих БПК в исходное состояние. Логарифмический преобразователь содержит (фиг.3) комбинационный сумматор 25, входной регистр 26, схему 27 управления блоком сдвига аргумента (СУБСА), блок 28 сдвига аргумента (БСА), элемент 29 задержки, первый 30 и второй 33 промежуточные регистры, блок 31 элементов НЕ и постоянное запоминающее устройство (ПЗУ) 32, вход 1 является информационным входом, вход 2 - синхровходом, вход 3 - входом сброса. Информационный вход преобразователя соединен с информационным входом входного регистра, выход которого соединен с информационным входом БСА и входом СУБСА. Выход последнего соединен с информационным входом элемента задержки и с входом БСА, выход которого соединен с информационным входом первого промежуточного регистра. Выход первого регистра соединен с адресным входом ПЗУ, выход которого соединен с информационным входом второго промежуточного регистра. Выходы опорного значения функции логарифма и поправки второго регистра соединены соответственно с первым и вторым информационными входами комбинационного сумматора, выход которого является первым выходом преобразователя. Вторым выходом преобразователя является выход блока элементов НЕ, вход которого соединен с выходом элемента задержки. Вход установки в ноль элемента задержки соединен с одноименными входами первого и второго промежуточных регистров, входного регистра и входом сброса преобразователя, синхровход которого соединен с синхровходами входного регистра и первого и второго промежуточных регистров. Логарифмический преобразователь осуществляет аппаратную реализацию функции двоичного логарифма, которая используется для вычисления (3, 4). Он работает следующим образом. Сигналом "Сброс СГИ", поступающим из блока управления на третий вход, все регистры преобразователя устанавливаются в нулевое состояние. На первый вход из БПК в параллельном коде поступает число, которое по импульсу серии С1 записывается во входной регистр 26. С выхода входного регистра это число поступает на БСА 28 и на СУБСА 27. На выходе СУБСА формируется двоичный код управления БСА. Фактически БСА и СУБСА формируют в первом промежуточном регистре 30 числа lm (5). Из ПЗУ 32 в соответствии со значением lm осуществляется выборка опорного значения функции логарифма и ее поправки. Значения этих величин записываются во второй промежуточный регистр 33 и суммируются в сумматор 25, на выходе которого образуется значение log2lm с требуемой точностью. Параллельно СУБСА блок 31 элементов НЕ формируют de +
![устройство для вычисления быстрых геометрических преобразований, патент № 2020557](/images/patents/453/2020010/916.gif)
![устройство для вычисления быстрых геометрических преобразований, патент № 2020557](/images/patents/453/2020010/916.gif)