устройство для приема цифровых сигналов

Формула изобретения

УСТРОЙСТВО ДЛЯ ПРИЕМА ЦИФРОВЫХ СИГНАЛОВ, содержащее последовательно соединенные входной регистр, блок эластичной памяти и выходной регистр, последовательно соединенные счетчик записи, блок синхронизации и коммутатор адреса, второй вход которого соединен с вторым выходом счетчика записи, первый вход которого соединен с первым входом входного регистра, второй и третий выходы блока синхронизации соединены соответственно с вторыми входами выходного регистра и блока эластичной памяти, третий вход которого соединен с выходом коммутатора адреса, третий вход которого соединен с первым выходом счетчика чтения, второй и третий выходы которого соединены соответственно с вторым входом блока синхронизации и с третьим входом выходного регистра, причем второй и третий входы входного регистра, соединенного с первым входом счетчика записи, являются соответственно информационным входом и входом тактовых импульсов устройства, входом и выходом задающего генератора и выходом которого являются соответственно вход счетчика чтения и выход выходного регистра, отличающееся тем, что, с целью повышения достоверности приема цифровых сигналов путем сокращения времени вхождения в синхронизм и сокращения времени задержки информации, в него введены последовательно соединенные фазовый компаратор и блок проскальзывания сигнала и последовательно соединенные блок удержания синхросигнала, блок поиска синхросигнала и блок совпадения, при этом выход блока эластичной памяти соединен с первым входом блока удержания синхросигнала, второй вход которого и второй вход блока проскальзывания сигнала соединены между собой и с первым выходом счетчика чтения, третий выход которого соединен с третьим входом выходного регистра, третий выход счетчика записи и выход входного регистра соединены соответственно с вторым и третьим входами блока поиска синхросигнала, второй выход блока удержания синхросигнала и первый выход счетчика записи соединены соответственно с вторым и третьим входами блока совпадения, выход которого соединен с вторым входом счетчика записи, второй выход которого соединен с входом фазового компаратора, а выход блока проскальзывания сигнала соединен с четвертым входом коммутатора адреса.

Описание изобретения к патенту

Изобретение относится к электросвязи и может использоваться в устройствах передачи и коммутации цифровых систем связи.

Целью изобретения является повышение достоверности приема информации путем сокращения времени вхождения в синхронизм и сокращения времени задержки информации.

На чертеже представлена структурная электрическая схема устройства для приема цифровых сигналов.

Оно содержит счетчик записи 1, входной регистр 2, счетчик чтения 3, блок синхронизации 4, фазовый компаратор 5, блок проскальзывания 6 сигнала, блок эластичной памяти 7, коммутатор адреса 8, блок удержания 9 синхросигнала, блок поиска 10 синхросигнала, блок совпадения 11 и выходной регистр 12.

Устройство для приема цифровых сигналов работает следующим образом.

Из линейного оборудования (ЛО) на входной регистр 2 поступает информационный поток в бинарном виде и частота сопровождения F₁. Выходной регистр 2 осуществляет последовательно-параллельное преобразование информации. Запись байтов информации в ОЗУ эластичной памяти 7 производится по адресам, вырабатываемым счетчиком записи 1, проключаемым через коммутатор адреса 8 тактами, вырабатываемыми блоком синхронизации 4. Запись информации из входного регистра 2 в ОЗУ блока 7 эластичной памяти производится циклически. Цикл записи равен четному и нечетному циклам ИКМ тракта, поэтому ОЗУ блока эластичной памяти 7 имеет структуру 64х8. Коды адреса записи счетчика записи 1 изменяются от 0 до 63.

Из ОЗУ блока 7 информация считывается по адресам, вырабатываемым счетчиком чтения 3, который работает от частоты F₂ местного задающего генератора (ЗГ) "Адреса" счетчика чтения 3, изменяется циклически от 0 до 63. Частоты входного потока F₁ и F₂ местного ЗГ асинхронны. Номинальные значения частот F₁ и F₂ равны.

Блок синхронизации 4 синхронизирует работу устройства. В устройстве считывание информации производится на частоте ЗГ. Для записи информации в ОЗУ блока эластичной памяти 7, поступающей из линейного оборудования, вырабатываются такты, частота следования которых превышает частоту поступления входного потока. Для выработки тактов в блоке синхронизации 4 из счетчика чтения 3 поступают частоты 512 и 256 кГц, из которых вырабатываются такты t₁, t₂, t₃, t₄ , следующие с частотой 256 кГц. Во время такта t₂ производится считывание информации из ОЗУ блока эластичной памяти 7 по адресам счетчика чтения 3, проключаемым через коммутатор адреса 8. Во время такта t₄ производится перепись информации в выходной регистр 12 из блока эластичной памяти 7 и считывание информации на частоте F₂, поступающей из счетчика чтения 3 в выходной регистр 12 в линейное оборудование.

Для записи информации в ОЗУ блока эластичной памяти отводятся такты t₁ и t₃, следующие с частотой 512 кГц. Выбор такта записи t_эппроизводится по заявке, поступающей на блок синхронизации 4 из счетчика записи 1, в качестве заявки используется частота 256 кГц входного потока. Ближайшим тактом t₁ или t₃ подключается адрес записи через коммутатор адреса 8 и производится запись информации в ОЗУ эластичной памяти 7 из регистра 2.

Устройство синхронизации для восстановления и удержания состояния синхронизма между передающей и приемной частями цифровой системы передачи имеет систему цикловой синхронизации, которая включает блок 11 совпадения, блок 10 поиска и блок 9 удержания синхронизма. Блок 10 и блок 11 тактом синхронизма t устанавливают счетчик записи 1 в синхронное состояние, после чего информация из нулевого канального интервала ИКМ тракта четного цикла записывается по входу "0" счетчика записи 1 в нулевую ячейку ОЗУ блока эластичной памяти 7 и т.д.

Блок удержания синхросигнала сигналами включения (ВКЛ) и установки (УСТ) производит соответственно включение поиска синхронизма в блоке поиска 10 и разрешение на установку счетчика записи 1 в синхронное состояние. Поиск синхронизма в блоке поиска 10 производится в текущем цикле и в циклах, задержанных на один и два цикла информации. Сигнал синхронизма выделяется в блоке поиска 10 при совпадении кода синхронизма четного цикла в текущем цикле и кода, задержанного на два цикла, и кода синхронизма нечетного цикла, задержанного на один цикл. Для выработки такта синхронизма t_с, устанавливающего счетчик записи 1 в "0" состояние, в блок поиска 10 из регистра 2 поступают информационные байты в параллельном виде, из счетчика записи 1 - адреса канальных интервалов А1 КИ и частот F₁. Блок удержания 9 синхронизма подключен к выходу блока эластичной памяти 7 и работает в режиме накопления, фиксируя отсутствие синхросигнала четного цикла во время нулевого канального интервала четного цикла до трех раз подряд. При двукратном отсутствии синхросигнала блок удержания 9 вырабатывает сигнал ВКЛ, которым запускается поиск синхронизма в блоке памяти 10, при трехкратном отсутствии синхросигнала блок удержания 9 вырабатывает сигнал "УСТ", который поступает в блок совпадения 11, где при совпадении сигналов "УСТ", сигнала синхронизма (СС), поступающего из блока поиска 10, и отрицательного полупериода частоты F₁ вырабатывается такт синхронизма t, обнуляющий счетчик записи 1, т.е. устанавливающий его в синхронное состояние с входным потоком.

При совпадении синхронизма четного цикла, считываемого из блока эластичной памяти 7 кодом "0" канального интервала, вырабатываемого счетчиком чтения 3, вырабатывается сигнал, который отключает сигналы "ВКЛ" и "УСТ", т. е. возвращает блок удержания 9 в режим удержания и контроля, сбрасывая накопитель в нулевое состояние.

Устройство синхронизации осуществляет удержание синхронизации тракта ИКМ с помощью управляемых проскальзываний в виде скачков адреса чтения блока эластичной памяти 7, в результате которых происходит повторение нечетного или пропуск четного цикла информации, считываемого в ЛО из блока эластичной памяти 7. Для этого в ОЗУ эластичной памяти 7 записывают циклически четный и нечетный циклы информации, четный - записывают в ячейку ОЗУ с 0 по 31 на "1", нечетный - с 32 по 63. Считывание также производят циклически по адресам чтения, изменяющимся от 0 до 63. Пропуск цикла при считывании осуществляется путем перехода адреса чтения с кода "63" на код "32" вместо перехода на код "0". Для этого старший разряд 9, разряд адреса чтения, остается равным "1".

P9 P8 P7 P6 P5 P4 P3 P2 P1

1 1 1 1 1 1 1 1 1 - "Ачт/ код "63"

0 0 0 0 0 0 0 0 0 - "Ачт/ код "0"

1 0 0 0 0 0 0 0 0 - "Ачт/ код "32"

Скачок цикла осуществляется из условия минимальной задержки сигнала в ОЗУ блока эластичной памяти 7 и устранения неуправляемых проскальзываний в зависимости от значения частот F₁ и F₂, где F₁ - частота входного потока, F₂- частота выходного потока.

При F₁ < F₂ скорость чтения из ОЗУ опережает скорость записи в РЗУ. Поэтому при значении кода адреса чтения равного "63" и кода адреса записи равного "0" необходимо производить скачок цикла. В противном случае возникает неуправляемое проскальзывание , так как адреса сравняются. Поэтому в динамике задержка сигнала после скачка цикла уменьшается с 32 КИ до 1 КИ, затем процесс повторяется. При этом неуправляемых проскальзываний не происходит.

При F₁ > F₂ скорость чтения из ОЗУ блока эластичной памяти 7 отстает от скорости записи в ОЗУ.

При условии устранения неуправляемых проскальзываний и при значении адреса чтения, равного 63, скачок цикла возможно производить при значении адресов записи в зоне от 33 до 62. От выбранного значения адреса записи зависит задержка сигнала в ОЗУ блока эластичной памяти 7.

При коде адреса записи 62 задержка сигнала максимальна и равна двум циклам или 62 КИ. После скачка цикла, т.е. перехода кода адреса чтения из кода 63 в код 32, задержка сигнала становится равной одному циклу или 32 КИ. Таким образом, при скачке цикла при Азп = 62 и Ачт = 63 динамическое изменение задержки сигнала в ОЗУ ЭП колеблется от значения 62 КИ до 32 КИ.

При коде адреса записи равном 33 и коде адреса чтения равном 63 задержка сигнала равна одному циклу или 32 КИ. После скачка цикла, т.е. переходе кода адреса чтения из кода 63 в код 32, задержка сигнала становится равной одному канальному интервалу. Таким образом, при скачке цикла при Азп = 33 и Ачт = 63 динамическое изменение задержки сигнала в ОЗУ ЭП колеблется от значения 1 КИ до 32 КИ.

При скачке в обоих случаях происходит пропуск четного цикла информации.

Фазовый компаратор 5 по коду адреса записи блока 1 вырабатывает сигнал проскальзывания (СП) равный "1" при изменении кода адреса записи от "0" до "m", где "m" выбирается в пределах от 33 до 62 значения кода Азп, при этом при F₁ > F_2max задержка сигнала регулируется от цикла до двух циклов.

Сигнал проскальзывания совместно с адресом чтения поступает в блок проскальзывания 6, который вырабатывает старший Р9 адреса чтения. При совпадении сигнала проскальзывания равного 1 с кодом адреса чтения 63 старший Р9 адреса чтения устанавливается в состояние "1". При СП = 0 старший Р9 адреса чтения формируется от Р8 адреса чтения на триггере, работающем в счетном режиме.