устройство для умножения
Классы МПК: | G06F7/52 для умножения; для деления |
Автор(ы): | Цатрян К.Ж., Цатурян Г.Ж. |
Патентообладатель(и): | Ереванский политехнический институт |
Приоритеты: |
подача заявки:
1986-11-26 публикация патента:
30.10.1994 |
Изобретение может быть использовано в цифровых вычислительных машинах и специализированных вычислительных устройствах и обеспечивает высокое быстродействие и простоту конструкции при отсутствии блока управления. Достигается это введением блоков памяти логарифма. Блок-схема устройства содержит сумматор 1, блок 2 памяти экспоненты и блоки 3 памяти логарифма. Входы старших разрядов сумматора 1 являются входами порядков операндов устройства, а его выходы являются выходами порядка результата. Входы блоков памяти логарифма являются входами мантисс операндов устройства, а их выходы подключены к входам младших разрядов сумматора 1, выходы которых соединены с входами блока 2, выходы которого являются мантиссой результата. 1 ил.
Рисунок 1
Формула изобретения
УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ, содержащее первый и второй блоки памяти логарифма, сумматор и блок памяти экспоненты, входы которого подключены к выходам младших разрядов сумматора, входы младших разрядов которого соединены с входами первого и второго блоков памяти логарифма, входы которых соедингены с входами мантисс соответствующих операндов устройства, входы первого и второго операндов устройства соединены с входами страших разрядов, выходы старших разрядов являются выходами порядка результата устройства, выходы блока памяти экспоненты соединены с выходами мантиссы результата устройства, отличающееся тем, что, с целью расширения функциональных возможностей перемножения n чисел (n > 2), в него введены блоки памяти логарифма с третьего по n-й, входы которых соединены с входами мантисс соответствующих операндов устройства, а выходы подключены к входам младших разрядов сумматора, входы порядков операндов устройства с третьего по n-й и шины значения "1" устройства подключены к входам старших разрядов сумматора.Описание изобретения к патенту
Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах и специализированных вычислительных устройствах. Цель изобретения - расширение функциональных возможностей устройства за счет возможности перемножения n чисел (n > 2). На чертеже показана блок-схема устройства для умножения чисел. Устройство содержит сумматор 1, блок 2 памяти экспоненты (БПЭ) и блоки 3 памяти логарифма (БПЛ). Входы старших разрядов сумматора 1 являются входами 4 порядков операндов устройства, а его выходы старших разрядов являются выходами 5 порядка результата устройства. Входы БПЛ 3 являются входами 6 мантисс операндов устройства, а их выходы подключены соответственно к входам младших разрядов сумматора 1, выходы младших разрядов которого соединены с входами БПЭ 2, чьи выходы являются выходами 7 мантиссы результата устройства. К входу младшего из старших разрядов сумматора 1 подключена также шина 8 значения "1". Устройство работает следующим образом. Умножение чисел, представленных в форме с плавающей запятой, с использованием операций логарифмирования и экспоненцирования реализуется по следующему алгоритму:Z = x1x2... xn = 2Px1mx1 x
x 2Px2 mx2... 2Pxn mx=
= 2 x
x mx1mx2...mxn;
Pz = Px1 + Px2 + ... + Pxn + c ;
mz = mx1 mx2... mxn =
= exp2(log2mx1 + log2mx2 + log2mxn - с);
mx1, mx2,..., mxn [1/2, 1];
c = Ent(log2mx1 + log2mx2 +... + log2mxn). По значениям мантисс mx1, mx2, mx3, mx4, mxn операндов соответственно из БПЛ 3 выбираются значения log2mx1, log2mx2, log2mx3,..., log2mxn и подаются на входы младших разрядов сумматора 1. Одновременно с этим порядки Рх1, Рх2... Pxn операндов поступают на входы старших разрядов сумматора 1. Таким образом. в сумматоре 1 вычисляются в младших разрядах A = =log2mx1 + log2mx2 + log2mx3 + log2mx4 + +log2mxn - С, в старших разрядах Pz = Px1 + +Px2 + ... + Pxn + С, где С - сумма переносов из младших разрядов. Значение Pz (порядок результата) из старших разрядов сумматора 1 подается на выходы 5 порядка результата устройства. По значению A младших разрядов сумматора 1 на БПЭ 2 выбирается значение экспоненты, т.е. мантисса результата mz = exp2A, и подается на выход 7 мантиссы результата устройства. Значения мантисс в БПЭ 2 хранятся в нормализованном виде, исходя из следующих соображений. В младших разрядах сумматора 1 вычисляется значение А, которое всегда больше нуля и меньше единицы, т.е. 0 < A < 1. В БПЭ 2 должны храниться значения mz = 2A, которые при 0 < A < 1 всегда больше единицы и меньше двух, т.е. 1 < 2A < 2, а это значит, что всегда перед запятой единица. Следовательно, в БПЭ 2 можно хранить значения 2A, заранее сдвинутые вправо на один разряд, т.е. заранее нормализованные. При этом для коррекции значения порядка результата содержимое старших разрядов сумматора 1 суммируется с единицей, подаваемой на шину 8.
Класс G06F7/52 для умножения; для деления