устройство для определения количества единиц в двоичном восьмиразрядном числе

Формула изобретения

1. УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНИЯ КОЛИЧЕСТВА ЕДИНИЦ В ДВОИЧНОМ ВОСЬМИРАЗРЯДНОМ ЧИСЛЕ, содержащее два преобразователя входных переменных в код количества единиц и сумматор, осуществляющий суммирование двух трехразрядных двоичных чисел, выходы разрядов которого соединены с выходами устройства, входы которого, разделенные на две группы по четыре входа в каждой, подключены к входам соответственно первого и второго преобразователей, выходы которых подключены к входам разрядов соответственно первого и второго операндов сумматора, отличающееся тем, что сумматор содержит четыре полусумматора и элемент ИЛИ, причем входы первого - третьего полусумматоров соединены с входами соответствующих разрядов первого и второго операндов сумматора, входы четвертого полусумматора - с выходом переноса первого и выходом суммы второго полусумматоров, входы элемента ИЛИ - с выходами переносов второго и четвертого и выходом суммы третьего полусумматоров, выходы суммы первого и четвертого полусумматоров, выход элемента ИЛИ и выход переноса третьего полусумматора являются выходами сумматора.

2. Устройство по п.1, отличающееся тем, что преобразователь входных переменных в код количества единиц содержит четыре полусумматора и элемент ИЛИ, причем входы преобразователя, взятые попарно, соединены с входами первого и второго полусумматоров, выходы переносов которых соединены с входами третьего полусумматора, выходы сумм первого и второго полусумматоров с входами четвертого полусумматора, выход суммы третьего и выход переноса четвертого полусумматоров - с входами элемента ИЛИ, выход переноса третьего полусумматора, выход элемента ИЛИ и выход суммы четвертого полусумматора - с выходами преобразователя.

Описание изобретения к патенту

Изобретение относится к автоматике и вычислительной технике и может использоваться для построения многооперандных быстродействующих арифметических устройств и синтеза на их основе встроенных средств технического контроля и диагностики.

Известно устройство для суммирования четырех одноразрядных двоичных чисел, содержащее четыре элемента сложения по модулю два и четыре элемента И. На выходах устройства реализуются логические функции S = (X₁ X₄) (X₂ X₃); соответствующая сигналу суммы;P₁ = X₁X₂X₃X₄, соответствующая сигналу старшего переноса; P₂= (X₁ X₄) (X₂ X₃) X₁X₄ X₂X₃, соответствующая сигналу младшего переноса [1].

Известен параллельный счетчик, состоящий из m-уровней (где m=[log₂n]+1= 4; n= 8 - количество входных шин полусумматоров. Количество полусумматоров на каждом уровне определяется по формуле

K_i=n-i, где i = = . .

Общее количество полусумматоров в счетчике определяется по формуле

N =(n-i)

На оба входа первого полусумматора и первые входы всех полусумматоров первого уровня поступает входной вектор Х=(Х₁,Х₂,Х₃,...,Х₈), который необходимо преобразовать в код количества единиц.

Вторые входы полусумматоров, кроме первого, первого уровня соединены с первыми выходами (сигналами сумм) предыдущих полусумматоров этого же уровня. Вторые выходы первых двух полусумматоров первого уровня соединены с обоими входами первого полусумматора группы полусумматоров второго уровня, а первые входы остальных полусумматоров второго уровня соединены с вторыми выходами (сигналы переноса) полусумматоров первого уровня. Первые входы полусумматоров второго уровня соединены с вторыми входами последующих полусумматоров этого же уровня. Соединение полусумматоров последующих уровней идентична соединениям предыдущих уровней. Первые выходы (сигналы суммы) последних полусумматоров всех уровней образуют выход устройства, на котором формируется код количества единиц от входных двоичных переменных Х=(Х₁,Х₂, Х₃,Х₄,Х₅,Х₆,Х₇,Х₈) [2].

Известно устройство, осуществляющее определение количества сигналов на входах устройства, количество которых, в частности, может быть равно восьми, и выдачу его на выходы устройства в двоичном коде, т.е. устройство для определения количества единиц в двоичном восьмиразрядном числе. Это устройство содержит, в частности, два шифратора (два четырехвходовых модуля преобразователя входных переменных в двоичный код количества единиц) и сумматор, входы которого соединены с выходами указанных шифраторов, а выход является выходом устройства [3].

Цель изобретения - сокращение аппаратных затрат.

На фиг. 1 приведена структурная схема устройства; на фиг. 2 - функциональная схема преобразователя входных переменных в код количества единиц.

Устройство содержит входы 1-8, два преобразователя 9.1 и 9.2 входных переменных в код количества единиц, полусумматоры 10.1, 10.2, 10.3, 10.4, элемент ИЛИ 11, образующие сумматор, и выходы 12-15. Преобразователь 9.1 (9.2) содержит входы 16-19, полусумматоры 20.1, 20.2, 20.3, 20.4, элемент ИЛИ 21, выходы 22-24 (фиг. 2).

Устройство работает следующим образом.

На входы 1-4 и 5-8 устройства подаются переменные Х₁, Х₂, Х₃, Х₄, Х₅, Х₆, Х₇, Х₈ соответственно. На выходах каждого преобразователя 9.1 и 9.2 реализуются логические функции : на первом выходе S = (X₁ X₂) (X₃ X₄), соответствующая сигналу суммы; на втором выходе P₁= (X₁ X₂)(X₃ X₄)(X₁X₂ X₃X₄) соответствующая сигналу младшего переноса; на третьем выходе Р₂= Х₁,Х₂,Х₃,Х₄, соответствующая сигналу старшего переноса. Равновесные выходы преобразователей 9.1 и 9.2 попарно соединены, начиная с выходов сумм с первым, вторым и третьим полусумматорами 10.1, 10.2 и 10.3. Выход переноса первого полусумматора 10.1 и выход суммы второго полусумматора 10.2 соединены с входом четвертого полусумматора 10.4. Выходы переносов второго, четвертого и выход суммы третьего полусумматоров 10.2, 10.4, 10.3 соединены с соответствующими входами элемента ИЛИ 11. Выходы сумм первого и четвертого полусумматоров 10.1 и 10.4, выход элемента ИЛИ 11 и выход переноса третьего полусумматора 10.3 образуют соответственно разрядные выходы 12, 13, 14 и 15, при этом выход 12 устройства является младшим.

П р и м е р. Допустим, что на входы 1-8 поступает вектор переменных Х= Х₁, Х₂, Х₃, Х₄,Х₅,Х₆,Х₇,Х₈=0111 1001. При этом на вход преобразователя 9.1 поступает вектор Х/2=Х₁,Х₂,Х₃,Х₄=0111, а на преобразователе 9.2-1001. На их выходах вырабатываются сигналы 011 и 010 соответственно.

На входы первого полусумматора 10.1 поступает код 10 второго полусумматора 10.2 - код 11; третьего полусумматора 10.3- код 00. По выходу переноса первого полусумматора 10.1 и выходу суммы второго переноса полусумматора 10.2 на вход четвертого полусумматора 10.4 поступает код 00. По выходу суммы третьего полусумматора 10.3, выходу переноса второго и выходу четвертого полусумматоров 10.2 и 10.4, на вход элемента ИЛИ 11 поступает код 010. На выходах переноса третьего полусумматора 10.3, элемента ИЛИ 11, суммы четвертого полусумматора 10.4 и суммы первого полусумматора 10.1 вырабатывается результат вычисления 0101, который поступает на выходы 15, 14, 13 и 12 устройства соответственно.

Преобразователь 9.1 (9.2) функционирует в соответствии с нижеприведенной таблицей.