самокорректирующийся делитель частоты

Формула изобретения

САМОКОРРЕКТИРУЮЩИЙСЯ ДЕЛИТЕЛЬ ЧАСТОТЫ, содержащий первый, второй и третий делители частоты, счетные входы которых соединены с входной шиной, выходы- с первыми входами соответственно первого, второго и третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, вторые входы которых соединены с выходной шиной, выходы- с управляющими входами соответственно первого, второго и третьего делителей частоты, и три мажоритарных элемента, первый вход первого из которых соединен с выходом третьего делителя частоты, второй вход со своим выходом, первый вход и выход второго мажоритарного элемента соединены с выходной шиной, первый вход третьего мажоритарного элемента подключен к своему выходу, второй и третий входы к выходам соответственно первого и второго делителей частоты, отличающийся тем, что, с целью повышения надежности, введены четвертый и пятый мажоритарные элементы, четвертые делитель частоты и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, один из входов которого соединен с выходной шиной, второй вход и выход соответственно с выходом и управляющим входом четвертого делителя частоты, счетный вход которого соединен с входной шиной, выход с третьим входом первого мажоритарного элемента, второй и третий входы второго мажоритарного элемента соединены с выходами соответственно четвертого и пятого мажоритарных элементов, первый, второй и третий входы четвертого мажоритарного элемента соединены с выходами соответственно первого делителя частоты, второго делителя частоты и первого мажоритарного элемента, первый, второй и третий входы пятого мажоритарного элемента соединены с выходами соответственно третьего мажоритарного элемента, третьего делителя частоты и четвертого делителя частоты.

Описание изобретения к патенту

Изобретение относится к импульсной технике и может быть использовано в устройствах вычислительной техники и системах управления.

Известен самокорректирующийся делитель частоты [1] содержащий первый и второй делители частоты, счетные входы и выходы которых соединены с соответствующими входными и выходными шинами, элемент памяти и первый и второй элементы совпадения, элемент Исключающее ИЛИ, первый и второй формирователи импульсов, входы которых соединены с выходом соответственно первого и второго делителей частоты, первые выходы соответственно с первым и вторым входами элемента памяти, вторые выходы соответственно с первым и вторым входами элемента Исключающее ИЛИ, выход которого соединен с первыми входами первого и второго элементов совпадения, вторые входы которых соединены с соответствующими выходами элемента памяти, а выходы с входами управления соответствующих делителей частоты. Формирователь импульсов содержит интегрирующую, например, RC-цепь и элемент Исключающее ИЛИ, первый вход которого соединен с входом интегрирующей цепи и входом формирователя импульсов, выход с первым выходом формирователя импульсов, второй вход с выходом интегрирующей цепи и с вторым выходом формирователя импульсов.

Указанный самокорректирующийся делитель частоты имеет следующие недостатки: возможность аварийного повышения частоты на выходе устройства в результате одновременного отказа элементов первого и второго делителей частоты и, как следствие отказов, низкая надежность.

Известен резервированный делитель частоты [2] содержащий первый, второй и третий каналы деления частоты, каждый из которых состоит из элемента И-НЕ и счетчика импульсов, выполненного на триггерах, счетный вход первого из которых каждого канала деления частоты соединен с соответствующей входной шиной, а также первый, второй и третий мажоритарные элементы, первый, второй и третий входы каждого из которых соединены с прямыми выходами счетчиков импульсов соответствено первого, второго и третьего каналов деления частоты, выход соответственно с первой, второй и третьей выходными шинами. Первый вход элемента И-НЕ каждого канала деления частоты соединен с инверсным выходом счетчика импульсов данного канала деления частоты, второй вход с соответствующей выходной шиной, выходы с входами сброса триггеров счетчика импульсов данного канала деления частоты.

Недостатком резервированного делителя частоты является возможность аварийного повышения частоты на выходе устройства в результате одновременного отказа элементов в любых двух каналах деления частоты.

Наиболее близким к заявляемому объекту по технической сущности является самокорректирующийся делитель частоты [3] содержащий первый, второй и третий мажоритарные элементы, первый, второй и третий делители частоты, счетные входы которых соединены с входной шиной, выходы с первыми входами соответственно первого, второго и третьего элементов Исключающее ИЛИ, выходы которых соединены с управляющими входами соответственно первого, второго и третьего делителей частоты. Выход третьего делителя частоты соединен с первым входом первого мажоритарного элемента, второй вход и выход которого соединены с первым входом второго мажоритарного элемента, второй вход которого соединен с первым входом и выходом третьего мажоритарного элемента, второй и третий входы которого подключены к выходам соответственно первого и второго делителей частоты, и с третьим входом первого мажоритарного элемента, третий вход и выход с выходной шиной и с вторыми входами первого, второго и третьего элементов Исключающее ИЛИ.

Недостатком прототипа является низкая надежность вследствие возможности отказа при одиночных отказах элементов первого, второго или третьего делителя частоты.

Цель изобретения повышение надежности достигается путем обеспечения работоспособности устройства при одиночных отказах элементов делителей частоты.

За счет использования четвертого делителя частоты и изменения алгоритма обработки выходных сигналов делителей частоты удается повысить надежность самокорректирующегося делителя частоты путем обеспечения его работоспособности при одиночных отказах элементов делителей частоты при исключении возможности аварийного повышения выходной частоты в результате одновременного отказа элементов любых двух делителей частоты. Выходной сигнал в заявляемом устройстве формируется по принципу "3 из 4" с выделением нижней частоты.

На чертеже приведена электрическая функциональная схема самокорректирующегося делителя частоты.

Самокорректирующийся делитель частоты содержит первый 1, второй 2, третий 3 и четвертый 4 делители частоты, первый 5, второй 6, третий 7 и четвертый 8 элементы Исключающее ИЛИ, первый 9, второй 10, третий 11, четвертый 12 и пятый 13 мажоритарные элементы, входную 14 и выходную 15 шины.

Счетные входы первого 1, второго 2, третьего 3 и четвертого 4 делителей частоты соединены с входной шиной 14, управляющие входы с выходами соответствено первого 5, второго 6, третьего 7 и четвертого 8 элементов Исключающее ИЛИ, а выходы соответственно с первыми входами первого 5, второго 6 и третьего 7 и вторым входом четвертого 8 элементов Исключающее ИЛИ. Вторые входы элементов 5, 6, 7 Исключающее ИЛИ и первый вход элемента 8 Исключающее ИЛИ соединены с выходом мажоритарного элемента 10 и с выходной шиной 15. Первый, второй и третий входы мажоритарного элемента 9 соединены соответственно с выходом делителя 3 частоты, со своим выходом и выходом делителя 4 частоты. Первый, второй и третий входы мажоритарного элемента 10 соединены с выходами соответственно четвертого 12, пятого 13 и второго 10 мажоритарных элементов. Первый, второй и третий входы мажоритарного элемента 11 соединены соответственно со своим выходом и выходами первого 1 и второго 2 делителей частоты. Первый, второй и третий входы мажоритарного элемента 12 соединены с выходами соответственно первого 1 и второго 2 делителей частоты и мажоритарного элемента 9. Первый, второй и третий входы мажоритарного элемента 13 соединены с выходами соответственно мажоритарного элемента 11 и третьего 3 и четвертого 4 делителей частоты.

Делители частоты выполнены на микросхемах 564ИЕ10, элементы Исключающее ИЛИ на микросхеме 564ЛП2, мажоритарные элементы на микросхемах 564ЛП13.

Делители частоты, элементы Исключающее ИЛИ и мажоритарные элементы могут быть выполнены на КМОП микросхемах других серий, например серии 1526, на ТТЛ-микросхемах и др.

Самокорректирующийся делитель частоты работает следующим образом.

В исходном состоянии делители 1 4 частоты находятся в состоянии логического "0", на их выходах присутствует уровень логического "0", который определяет состояние логического "0" мажоритарных элементов 9 13. На выходной шине 15 уровень логического "0". Следовательно, элементы 5 8 Исключающее ИЛИ находятся в состоянии логического "0", разрешая переключение делителей 1 4 частоты.

При поступлении счетных импульсов на входную шину 14 делители 1 4 начинают переключаться. Если делители 1-4 частоты исправны, то после поступления на входную шину 14 2^N-1 счетных импульсов, где N число разрядов делителей частоты, на выходах всех делителей 1 4 частоты одновременно появится уровень логической "1", который поступит на входы мажоритарных элементов 9 13 и вызовет их переключение в состояние логической "1". Мажоритарный элемент 10 переключится в состояние логической "1" сигналами с выходом мажоритарных элементов 12 и 13. На выходной шине 15 установится уровень логической "1". Элементы 5 8 Исключающее ИЛИ останутся в состоянии логического "0", поскольку на обоих входах каждого из них присутствует уровень логической "1". Счетные импульсы продолжают переключать делители 1 4 частоты и после поступления 2^N импульсов самокорректирующийся делитель частоты вернется в исходное состояние.

Далее работа продолжается аналогичным образом.

Допустим, что делитель 1 частоты отказал таким образом, что на его выходе постоянно присутствует уровень логического "0". При этом после поступления 2^N-1 счетных импульсов на выходах делителей 2, 3, 4 частоты появится уровень логической "1", который вызовет переключение в состояние логической "1" мажоритарных элементов 9, 12, 13 а следовательно, и мажоритарного элемета 10, как и в случае нормально работающего делителя 1 частоты. При этом самокорректирующийся делитель частоты работает с тремя исправными делителями 2, 3, 4 частоты, а мажоритарный элемент 11 остается в состоянии логического "0". Если же отказ делителя 1 частоты характеризуется уровнем логической "1" на его выходе, то после поступления 2^N-1 счетных импульсов мажоритарный элемент 11 переключится в состояние логической "1" и останется в нем. При отказе делителя 2 частоты процессы в схеме происходят аналогичным образом. При отказе делителя 3 или 4 зависает в определенном состоянии мажоритарный элемент 9. В остальном процессы аналогичны.

Допустим, что одновременно отказали делители 1, 2 частоты таким образом, что частота на их выходах повысилась в два раза. При этом после поступления 2^N-2 счетных импульсов на выходах делителей 1, 2 ча- стоты появится уровень логической "1", мажоритарные элементы 11 и 12 переключатся в состояние логической "1", а мажоритарные элементы 9 и 13 останутся в состоянии логического "0". Поэтому на выходе мажоритарного элемента 10 сохранится уровень логического "0". Элементы 5 и 6 Исключающее ИЛИ переключатся в состояние логической "1", запрещая переключение делителей 1 и 2 частоты. После поступления 2^{N - 1} счетных импульсов уровень логической "1" устанавливается на выходах делителей 3 и 4 частоты. При этом мажоритарные элементы 9 и 13 переключатся в состояние логической "1", на выходе мажоритарного элемента 10 устанавливается уровень логической "1". Элементы 5 и 6 Исключающее ИЛИ переключаются в состояние логического "0", рзрешая переключение делителей 1 и 2 частоты. Далее работа продолжается аналогичным образом без повышения частоты на выходной шине 15.

При повышении выходной частоты делителей 3 и 4 частоты устройство работает аналогичным образом, за исключением того, что после поступления 2^N-2 импульсов в состояние логической "1" устанавливаются мажоритарные элементы 9 и 13 и элементы 7 и 8 Исключающее ИЛИ.

При одновременном повышении выходной частоты делителей 1 и 3 или делителей 1 и 4, или делителей 2 и 3, или делителей 2 и 4 все мажоритарные элементы переключаются в состояние логической "1" после поступления 2^N-1 счетных импульсов.

Таким образом, описание работы подтверждает нормальное функционирование самокорректирующегося делителя частоты при отказе любого одного из канальных делителей частоты с установлением на его выходе постоянного уровня логического "0" или логической "1", а также при отказах любых двух канальных делителей частоты, характеризующихся уменьшением коэффициента деления. При этом обеспечивается повышение надежности за счет использования четвертого делителя частоты и изменения алгоритма обработки выходных сигналов делителей частоты. Выходной сигнал в рассматриваемом устройстве формируется по принципу "3 из 4" с выделением нижней частоты.

В прототипе выходной сигнал формируется по принципу "3 из 3", поэтому отказ любого из канальных делителей частоты приводит к отказу устройства.