пропорционально-интегрально-дифференциальный регулятор
Классы МПК: | G05B11/14 в которых выходной сигнал является прерывной функцией отклонения от заданной величины, те регуляторы с импульсным регулированием |
Автор(ы): | Баженов В.И., Говоров А.А., Подсевалов В.В., Фролов А.А., Шершнев Л.П. |
Патентообладатель(и): | Тульский государственный технический университет |
Приоритеты: |
подача заявки:
1990-08-09 публикация патента:
10.11.1995 |
Изобретение относится к автоматическому регулированию и может быть использовано при автоматизации различных технологических процессов. Цель изобретения повышение точности работы регулятора за счет обеспечения оптимального соотношения между приращениями интегральной и дифференциальной составляющих закона регулирования в процессе ограничения выходного сигнала регулятора. Для этого в регулятор, содержащий усилитель, интегратор, дифференциатор, сумматор и нелинейный ограничитель, между выходами сумматора и дифференциатора дополнительно включен вычислитель, выходы которого подключены к входам дифференциатора и интегратора. Изобретение отличается оригинальным выполнением самого вычислителя. 1 з. п. ф-лы, 2 ил.
Рисунок 1, Рисунок 2
Формула изобретения
1. ПРОПОРЦИОНАЛЬНО-ИНТЕГРАЛЬНО-ДИФФЕРЕНЦИАЛЬНЫЙ РЕГУЛЯТОР, содержащий параллельно соединенные усилитель, интегратор и дифференциатор, выходы которых соединены с входами сумматора, выход которого соединен с нелинейным ограничителем, отличающийся тем, что в него между выходами сумматора и дифференциатора дополнительно включен вычислитель, первый выход которого подключен к дифференциатору, второй выход- к интегратору, а третий выход к дифференциатору и интегратору. 2. Регулятор по п.1, отличающийся тем, что вычислитель содержит первый и второй компараторы, выходы которых подключены к элементу ИЛИ, последовательно соединенные первый сумматор, первый умножитель и второй умножитель, второй сумматор, суммирующий вход которого соединен с выходом первого сумматора, третий компаратор с элементом НЕ на выходе, и шесть реле, при этом суммирующие входы первого компаратора и первого сумматора соединены с выходом сумматора в регуляторе и вычитающим входом второго компаратора, суммирующий вход которого подключен к второму задающему каналу и нормально разомкнутому входу первого реле, нормально замкнутый вход первого реле подключен к первому задающему каналу и вычитающему входу первого компаратора, выход первого реле соединен с вычитающим входом первого сумматора, вычитающий вход второго сумматора соединен с выходом дифференциатора, вычитающим входом третьего компаратора и нормально разомкнутым входом третьего реле, нормально замкнутый вход которого соединен с выходом первого умножителя и суммирующим входом третьего компаратора, выход третьего компаратора соединен с нормально замкнутым входом второго реле, нормально разомкнутый вход которого соединен с выходом элемента НЕ, выход второго реле соединен с управляющими входами третьего и четвертого реле, управляющий вход второго реле соединен с управляющим входом первого реле, выходом второго компаратора и входом элемента ИЛИ, выход элемента ИЛИ подключен к дополнительным управляющим входам дифференциатора и интегратора и к управляющим входам пятого и шестого реле, выходы которых соединены соответственно с дополнительными входами дифференциатора и интегратора, нормально разомкнутый вход пятого реле соединен с выходом третьего реле, нормально разомкнутый вход шестого реле с выходом четвертого реле, нормально разомкнутый вход которого соединен с выходом второго сумматора, а нормально замкнутый вход с выходом второго умножителя.Описание изобретения к патенту
Изобретение относится к автоматическому регулированию, а именно к пропорционально-интегрально-дифференциаль-ным (ПИД) устройствам управления, и может быть использовано при автоматизации различных технологических процессов. Известны ПИД-регуляторы, содержащие усилители, интегратор, дифференциатор, сумматоры, релейные и нелинейные элементы [1, 2, 3]Наиболее близким по технической сущности к предлагаемому является ПИД-регулятор, содержащий параллельно соединенные усилитель, интегратор и дифференциатор, выходы которых соединены с входами сумматора, выход которого соединен с нелинейным ограничителем [5]
Однако в известном регуляторе содержатся дополнительные сумматоры и нелинейный блок, с помощью которых при выходе сигнала регулятора за установленные пределы прекращается процесс интегрирования. Кроме того, когда выходной сигнал регулятора достигает одного из пределов ограничения, предотвращается дальнейшее увеличение выходного сигнала дифференциатора. Но как показано в [3] выходной сигнал дифференциатора, являющийся составной частью выходного сигнала регулятора и вызывающий срабатывание схемы ограничения интегрирования, приводит к нежелательному изменению интегральной составляющей. Причем в [3] указано, что это явление весьма неблагоприятно, так как ведет к значительному ухудшению качества регулирования. Поэтому в ПИД-регуляторе [3] сигнал, приводящий в действие схему ограничения интегрирования, выдается лишь тогда, когда сигнал диффренцирования близок к нулю. В предлагаемом ПИД-регуляторе, содержащем параллельно соединенные усилитель, интегратор и дифференциатор, выходы которых соединены с входами сумматора, выход которого соединен с нелинейным ограничителем, дополнительно между выходами сумматора и дифференциатора включен вычислитель, первый выход которого подключен к дифференциатору, второй выход к интегратору, а третий выход подсоединен к дифференциатору и интегратору. Вычислитель содержит первый и второй компараторы, выходы которых подключены к элементу ИЛИ, последовательно соединенные первый сумматор, первый умножитель и второй умножитель, второй сумматор, суммирующий вход которого соединен с выходом первого сумматора, третий компаратор с элементом НЕ на выходе, и шесть реле, при этом суммирующие входы первого компаратора и первого сумматора соединены с выходом сумматора в регуляторе и вычитающим входом компаратора, суммирующий вход которого подключен к второму задающему каналу и нормально разомкнутому входу первого реле, нормально замкнутый вход первого реле подключен к первому задающему каналу и вычитающему входу первого компаратора, выход первого реле соединен с вычитающим входом первого сумматора, вычитающий вход второго сумматора соединен с выходом дифференциатора, вычитающим входом третьего компаратора и нормально разомкнутым входом третьего реле, нормально замкнутый вход которого соединен с выходом первого умножителя и суммирующим входом третьего компаратора, выход третьего компаратора соединен с нормально замкнутым входом второго реле, нормально разомкнутый вход которого соединен с выходом элемента НЕ, выход второго реле соединен с управляющими входами третьего и четвертого реле, управляющий вход второго реле соединен с управляющим входом первого реле, выходом второго компаратора и входом элемента ИЛИ, выход элемента ИЛИ подключен к дополнительным управляющим входам дифференциатора и интегратора и к управляющим входам пятого и шестого реле, выходы которых соединены соответственно с дополнительными входами дифференциатора и интегратора, нормально разомкнутый вход пятого реле соединен с выходом третьего реле, нормально разомкнутый вход шестого реле соединен с выходом четвертого реле, нормально разомкнутый вход которого соединен с выходом второго сумматора, а нормально замкнутый вход с выходом второго умножителя. На фиг. 1 представлена блок-схема регулятора; на фиг. 2 структурная схема вычислителя. ПИД-регулятор содержит усилитель 1, интегратор 2, дифференциатор 3, сумматор 4, нелинейный ограничитель 5 и вычислитель 6. Вход x регулятора соединен с входом усилителя 1 и основными входами интегратора 2 и дифференциатора 3. Выходы блоков 1, 2, 3 подключены к входам сумматора 4, выход которого соединен с входом нелинейного ограничителя 5 и с первым входом вычислителя 6, другой вход которого соединен с выходом дифференциатора 3. Выходы вычислителя 6 соединены с дополнительными входами интегратора 2 и дифференциатора 3: первый вход Р <N>уд1подключен к дифференциатору, второй выход Руд2 к интегратору, а третий выход Рк к дополнительным управляющим входам обоих блоков 2, 3. Выход нелинейного ограничителя 5 подключен к выходному каналу регулятора Y. Настройка верхнего Рв и нижнего Рн пределов изменения выходного сигнала U сумматора 4 и выходного сигнала Y регулятора производится через задающие входы блоков 5 и 6 от первого и второго задающих каналов Рв, Рн. Вычислитель 6 (фиг. 2) содержит первый, второй и третий компараторы 7-9, элементы ИЛИ 10 и НЕ 11, первый и второй сумматоры 13, 12, первый и второй умножители 14, 15 на постоянные коэффициенты, меньшие единицы, и шесть реле 16-21. Один вход U вычислителя соединен с выходом сумматора 4. Другой вход U3 вычислителя соединен с выходом дифференциатора 3. Первый и второй (удерживающие) выходы Руд1,Руд2 вычислителя соединены с дополнительными входами соответственно дифференциатора 3 и интегратора 2. Выход сумматора 4 поступает на суммирующие входы первого компаратора 7 и первого сумматора 13, а также на вычитающий вход второго компаратора 8. Первый задающий канал Рв соединен с вычитающим входом первого компаратора 7 и нормально замкнутым входом первого реле 16. Другой задающий канал Рн соединен с суммирующим входом второго компаратора 8 и нормально разомкнутым входом первого реле 16, выход которого соединен с вычитающим входом первого сумматора 13, выход
![пропорционально-интегрально-дифференциальный регулятор, патент № 2047887](/images/patents/425/2047016/916.gif)
![пропорционально-интегрально-дифференциальный регулятор, патент № 2047887](/images/patents/425/2047887/2047887t.gif)
![пропорционально-интегрально-дифференциальный регулятор, патент № 2047887](/images/patents/425/2047020/947.gif)
![пропорционально-интегрально-дифференциальный регулятор, патент № 2047887](/images/patents/425/2047020/947.gif)
![пропорционально-интегрально-дифференциальный регулятор, патент № 2047887](/images/patents/425/2047020/947.gif)
![пропорционально-интегрально-дифференциальный регулятор, патент № 2047887](/images/patents/425/2047016/916.gif)
![пропорционально-интегрально-дифференциальный регулятор, патент № 2047887](/images/patents/425/2047020/947.gif)
![пропорционально-интегрально-дифференциальный регулятор, патент № 2047887](/images/patents/425/2047016/916.gif)
![пропорционально-интегрально-дифференциальный регулятор, патент № 2047887](/images/patents/425/2047020/947.gif)
расчет предполагаемой величины Zв уровня сброса дифференциальной составляющей в соответствии с выражением (1);
проверку условия Zв>U3;
расчет уровней Руд1 и Руд2 сброса выходных сигналов дифференциатора 3 и интегратора 2:
если Zв>U3, то Руд1=U3, Руд2=U-Рв-U3;
иначе (если Zв
![пропорционально-интегрально-дифференциальный регулятор, патент № 2047887](/images/patents/425/2047021/8773.gif)
![пропорционально-интегрально-дифференциальный регулятор, патент № 2047887](/images/patents/425/2047020/947.gif)
U3I= U3-Руд1, U2I= U2-Руд2, (2) где U3I и U2I новые уменьшенные значения сигналов U3 и U2. Совокупное действие этих эффектов уменьшения U3 и U2 уменьшает выходной сигнал U сумматора 4 до верхнего граничного уровня Рв, т.е. возвращает его в заданные пределы (Рн, Рв). Аналогично при выходе сигнала U за нижний предел Рн на выходе блока 5 (на время работы вычислителя 6 уровней сброса динамических составляющих) сохраняется значение Y=Рн, а вычислитель производит расчет предполагаемой величины уровня сброса Zн дифференциальной составляющей U3:
Zв=
![пропорционально-интегрально-дифференциальный регулятор, патент № 2047887](/images/patents/425/2047887/2047887-2t.gif)
![пропорционально-интегрально-дифференциальный регулятор, патент № 2047887](/images/patents/425/2047020/947.gif)
иначе (при Zн
![пропорционально-интегрально-дифференциальный регулятор, патент № 2047887](/images/patents/425/2047050/8805.gif)
![пропорционально-интегрально-дифференциальный регулятор, патент № 2047887](/images/patents/425/2047020/947.gif)
![пропорционально-интегрально-дифференциальный регулятор, патент № 2047887](/images/patents/425/2047016/916.gif)
![пропорционально-интегрально-дифференциальный регулятор, патент № 2047887](/images/patents/425/2047016/916.gif)
На дополнительных входах дифференциатора и интегратора, если Zн
![пропорционально-интегрально-дифференциальный регулятор, патент № 2047887](/images/patents/425/2047050/8805.gif)
Руд1= Zн, Руд2=
![пропорционально-интегрально-дифференциальный регулятор, патент № 2047887](/images/patents/425/2047020/947.gif)
вычисление уровня Zн в соответствии с выражением (3);
проверку условия: Zн
![пропорционально-интегрально-дифференциальный регулятор, патент № 2047887](/images/patents/425/2047050/8805.gif)
если Zн<U, то Руд1=U3, Руд2=U-Pн-U3;
иначе (если Zн
![пропорционально-интегрально-дифференциальный регулятор, патент № 2047887](/images/patents/425/2047050/8805.gif)
![пропорционально-интегрально-дифференциальный регулятор, патент № 2047887](/images/patents/425/2047020/947.gif)
сигналы Руд1<0 и Руд2<0 (так как Zн<0 и U-Рн<0) поступают на дополнительные входы дифференциатора 3 и интегратора 2 и увеличивают их выходные сигналы U3 и U2 в соответствии с выражением (2). При этом на дополнительные управляющие входы блоков 2, 3 подается команда Рк="1" на сброс (в данном случае увеличение) их выходных сигналов U2 и U3. Совместное увеличение U3 и U2 приводит к возрастанию выходного сигнала U сумматора 4 до нижнего граничного уровня Рн, т.е. выходной сигнал U сумматора 4 возвращается в заданные пределы (Рн, Рв). Исследования предлагаемого регулятора совместно с моделью объекта управления показывают, что в процессе возвращения выходного сигнала регулятора в заданные пределы дифференциальную составляющую U3 следует изменять во много раз быстрее, чем интегральную U2. Т.е. коэффициент
![пропорционально-интегрально-дифференциальный регулятор, патент № 2047887](/images/patents/425/2047020/947.gif)
![пропорционально-интегрально-дифференциальный регулятор, патент № 2047887](/images/patents/425/2047020/947.gif)
![пропорционально-интегрально-дифференциальный регулятор, патент № 2047887](/images/patents/425/2047168/964.gif)
![пропорционально-интегрально-дифференциальный регулятор, патент № 2047887](/images/patents/425/2047020/947.gif)
![пропорционально-интегрально-дифференциальный регулятор, патент № 2047887](/images/patents/425/2047168/964.gif)
![пропорционально-интегрально-дифференциальный регулятор, патент № 2047887](/images/patents/425/2047020/947.gif)
Класс G05B11/14 в которых выходной сигнал является прерывной функцией отклонения от заданной величины, те регуляторы с импульсным регулированием
релейный регулятор - патент 2447474 (10.04.2012) | ![]() |
релейный регулятор - патент 2441265 (27.01.2012) | |
релейный регулятор - патент 2396586 (10.08.2010) | ![]() |
релейный регулятор - патент 2385480 (27.03.2010) | ![]() |
регулятор для системы с обратной связью - патент 2368933 (27.09.2009) | ![]() |
устройство управления фрикционным электроприводом летательного аппарата - патент 2263338 (27.10.2005) | ![]() |
способ многоканального координированного управления группой объектов с запаздыванием - патент 2224278 (20.02.2004) | |
релейный регулятор - патент 2223528 (10.02.2004) | |
релейный регулятор - патент 2150726 (10.06.2000) | |
релейный регулятор - патент 2115150 (10.07.1998) |