устройство передачи асинхронной информации

Формула изобретения

1. УСТРОЙСТВО ПЕРЕДАЧИ АСИНХРОННОЙ ИНФОРМАЦИИ, содержащее блок памяти, счетчик адресов записи, счетчик адресов считывания и первый D-триггер, к D-входу которого подключен выход блока памяти, при этом вход установки в "0" счетчика адресов записи соединен с входом установки в "0" счетчика адресов считывания и является входом "Сброс", отличающееся тем, что в него введены два реверсивных счетчика, первый, второй и третий элементы И, элемент ИЛИ и второй и третий D-триггеры, блок привязки и управляемый опорный генератор, выход которого подключен к первому входу блока привязки и C-входу второго D-триггера, к D-входу которого подключен прямой выход первого D-триггера, а выход второго D-триггера является выходом устройства, входом тактовых импульсов записи которого являются соединенные первые входы первого и второго элементов И, выходы которых через элемент ИЛИ подключены к счетному входу счетчика адресов записи, входу "Запись" блока памяти и входу "Добавление" первого реверсивного счетчика, к входу "Вычитание" которого, а также к C-входу первого D-триггера и счетному входу счетчика адресов считывания подключен выход третьего элемента И, к первому и второму входам которого подключены соответственно выход блока привязки и инверсный выход третьего D-триггера, S-вход которого соединен с входом установки в "0" первого реверсивного счетчика, входом "Запись" второго реверсивного счетчика и входом "Сброс" устройства, входами "Добавление" и "Вычитание" которого являются вторые входы соответственно первого и второго элементов И, а входом тактовых импульсов группового сигнала устройства является второй вход блока привязки, при этом первые выходы разрядов счетчика адресов записи подключены к входам адресов записи блока памяти, к входам адресов считывания которого подключены разрядные выходы счетчика адресов считывания, а выход n-го разряда счетчика адресов записи подключен к C-входу третьего D-триггера, D-вход которого является входом установки отрицательного потенциала устройства, причем выход n-го разряда первого реверсивного счетчика подключен к входу "Добавление - вычитание" второго реверсивного счетчика, к счетному входу которого подключен выход счетчика адресов записи, а разрядные выходы второго реверсивного счетчика подключены к входам управляемого опорного генератора, при этом входы установки всех разрядов второго реверсивного счетчика, кроме последнего, соединены и являются входом установки отрицательного потенциала устройства, входом установки положительного потенциала которого является последний разряд второго реверсивного счетчика, а информационный вход блока памяти является информационным входом устройства.

2. Устройство по п. 1, отличающееся тем, что блок привязки выполнен в виде двух D-триггеров и инвертора, вход которого является вторым входом блока привязки, первым входом которого является C-вход первого D-триггера, D-вход которого является входом установки отрицательного потенциала, при этом прямой выход первого D-триггера подключен к S- и D-входам второго D-триггера, к C-входу которого подключен выход инвертора, а инверсный выход второго D-триггера подключен к S-входу первого D-триггера и является выходом блока привязки.

Описание изобретения к патенту

Изобретение относится к области электросвязи и может использоваться в устройствах многоканальных систем передачи информации при асинхронной работе оконечной аппаратуры.

Известно устройство передачи асинхронной информации, содержащее последовательно соединенные блок запуска и управления, коммутатор и блок памяти, дополнительный блок памяти, счетчик адресов записи, счетчик адресов считывания, бок промежуточной памяти, блок сравнения, элемент И, инвертор и делитель частоты [1]

Недостатком известного устройства является ограниченное время передачи информации и большой джиттер.

Наиболее близким к предложенному является устройство передачи асинхронной информации, содержащее блок памяти, счетчики записи и считывания, мультиплексор, блок сравнения, формирователи сигналов записи и считывания, блок разделения сигналов и последовательно соединенные переключатель режима работы, блок запрета считывания и D-триггер, при этом адресный вход блока памяти соединен с выходом блока мультиплексора, первый и второй входы которого соединены соответственно с входами счетчика сигналов записи и счетчика сигналов считывания, выход которого соединен с первым входом блока сравнения, вход записи/считывания блока памяти соединен с адресным входом мультиплексора, со счетным входом счетчика сигналов записи и с выходом формирователя сигналов записи, тактовый вход которого соединен с соответствующим выходом блока разделения сигналов, сигнальный выход которого соединен с входом блока памяти, выход которого соединен с соответствующим входом D-триггера, выход формирователя сигналов считывания соединен со счетным входом счетчика сигналов считывания, дополнительный выход которого соединен с первым входом переключателя режимов работы, другой выход которого соединен с входом запрета записи формирователя сигналов записи, выход счетчика сигналов записи соединен с вторым входом блока сравнения, а дополнительный выход счетчика записи соединен с вторым входом переключателя режимов работы и с входом запрета считывания формирователя сигналов считывания, первый и второй выходы блока сравнения соединены с соответствующими входами переключателя режимов работы, причем сигнальные входы формирователей сигналов записи и считывания и переключателя режимов работы соединены между собой и являются входом высокочастотного сигнала устройства, входом сброса которого являются соединенные между собой входы сброса счетчика сигналов записи, счетчика сигналов считывания, переключателя режимов работы и блока запрета считывания, С-вход D-триггера соединен с входом тактовой частоты считывания формирователя сигналов считывания и является входом сигнала тактовой частоты считывания устройства, входом запуска которого является соответствующий вход формирователя сигналов записи [2]

Недостатком известного устройства является большая величина временных флюктуаций джиттера при непрерывной передаче информации.

Цель уменьшение временных флюктуаций сигнала (джиттера) при непрерывной передаче информации.

На фиг.1 представлена структурная электрическая схема устройства передачи асинхронной информации; на фиг.2 временные диаграммы, поясняющие его работу.

Устройство передачи асинхронной информации содержит первый и второй элементы И 1,2, элемент ИЛИ 3, счетчик 4 адресов записи, блок 5 памяти, первый, второй и третий D-триггеры 6,7,8, третий элемент И 9, счетчик 10 адресов считывания, первый и второй реверсивные счетчики 11, 12, управляемый опорный генератор 13, блок 14 привязки, состоящий из D-триггеров 15, 16 и инвертора 17.

Устройство передачи асинхронной информации работает следующим образом.

При включении сигналом "сброс" счетчики 4, 10, 11 устанавливаются на "0", в счетчик 12 записывается число 2^m-1, где m число разрядов счетчика 12, D-триггер 8 устанавливается в "1". Информация с входа устройства поступает на информационный вход блока 5 памяти. На первые входы элементов И 1,2 поступает тактовая канальная частота записи (см. фиг.2,б). Если на второй вход первого элемента И 1 не поступает сигнал "вычитание" (см. фиг.2,в), то тактовые импульсы поступают на счетный вход счетчика 4 адресов записи и на вход "Запись" блока 5 памяти, и информация, поступающая на его вход, записывается по нулевому адресу, так как счетчик 4 был установлен на "0". Задним фронтом тактового импульса записи (см.фиг.2,б) счетчик 4 устанавливается в состояние "1" и т. д. При поступлении на второй вход первого элемента И 1 импульса "вычитание" (см. фиг.2,в) очередной импульс тактовой частоты на счетный вход счетчика 4 не поступает. Если на второй вход второго элемента И2 поступает импульс "добавление" (см. фиг.2,г), то на счетный вход счетчика 4 поступает дополнительный импульс (см. фиг.2,д). Импульсы "добавление" и "вычитание" формируются в передающей части многоканальной аппаратуры в зависимости от того выше или ниже тактовая частота оконечной канальной аппаратуры тактовой канальной частоты многоканальной аппаратуры и передаются на специальных местах многоканального цикла или по служебным каналам. Таким образом, в поступающих на вход счетчика 4 импульсах тактовой частоты (см. фиг.2,д) содержится информация о средней тактовой частоте оконечной аппаратуры. Емкость блока 5 памяти N 2ⁿ, где n число разрядов адреса блока 5 памяти, выбирается исходя из допустимой начальной расстройки опорных генераторов, необходимой точности и времени подстройки управляемого опорного генератора 13. После заполнения ячеек блока 5 памяти на 0,5N на n-м разряде счетчика 4 адресов записи появляется положительный перепад, по которому D-триггер 8 переводится в состояние "0", открывается элемент И 9 и тактовые импульсы с выхода блока 14 привязки начинают поступать на вход счетчика 10 адресов считывания. Блок 14 привязки обеспечивает формирование импульсов (см. фиг.2, ж), не совпадающих с импульсами частоты записи (с. фиг.2,д). Первым импульсом с выхода элемента И 9 в D-триггер 6 записывается информация с нулевого адреса блока 5 памяти, так как счетчик 10 адресов считывания был установлен на "0". Задним фронтом первого импульса считывания счетчик 10 устанавливается в состояние "1" и т.д. Так как первый реверсивный счетчик 11 при включении был установлен на "0", то к моменту появления на выходе n-разряда счетчика 4 высокого уровня такой же уровень появится на n-м разряде первого реверсивного счетчика 11 и в первый реверсивный счетчик 11 будет записано число N/2=2^n-1. Начиная с этого момента, на вход "Вычитание" реверсивного счетчика 11 также начнут поступать импульсы тактовой частоты считывания (см. фиг.2). Если темп поступления импульсов на входы "Добавление" и "Вычитание" реверсивного счетчика 11 будет одинаковым, то в реверсивном счетчике 11 все время будет записано число N/2=2^n-1. Если частота тактовых импульсов, поступающих на вход "Добавление" будет выше частоты импульсов, поступающих на вход "Вычитание" реверсивного счетчика 11, то число N₁, записанное в реверсивный счетчик 11, будет расти, а если ниже, то число N₁ будет уменьшаться. Таким образом, если к моменту появления импульса на выходе счетчика 4 адресов записи в реверсивном счетчике 11 будет записано число N₁ N/2, то частоту управляемого опорного генератора 13 надо увеличивать, а если N₁ N/2, то частоту опорного генератора 13 надо уменьшать. При включении импульсом сброса в реверсивный счетчик 12 записывается число М 2^m-1, где m число разрядов реверсивного счетчика 12. Выходы всех разрядов реверсивного счетчика 12 соединены шиной с управляемым опорным генератором 13 и на управляемый опорный генератор 13 поступает двоичное число (высокие и низкие уровни). При помощи дискретного преобразователя или цифроаналогового преобразователя, входящего в управляемый опорный генератор 13, осуществляется преобразование двоичного числа в напряжение, с помощью которого осуществляется управление частотой управляемого опорного генератора 13.

Если к моменту появления импульса на выходе счетчика 4 в реверсивном счетчике 11 было записано число N₁> N/2, то на n-м выходе этого реверсивного счетчика 11 появляется высокий уровень, который поступает на вход "Добавление-Вычитание" реверсивного счетчика 12, как сигнал "добавление" и импульсом с выхода счетчика 4 в реверсивный счетчик 12 записывается "1", содержимое "реверсивного счетчика 12 увеличивается на "1". Пpопорционально увеличивается напряжение на выходе ЦАП и растет частота управляемого опорного генератора 13. Если к моменту появления очередного импульса на выходе счетчика 4 содержимое реверсивного счетчика 11 N₁< N /2, то на выходе n-го разряда реверсивного счетчика 11 будет низкий уровень, который, как сигнал "вычитание" поступит на вход "Добавление-Вычитание" реверсивного счетчика 12, содержимое реверсивного счетчика 12 уменьшится на "1". При этом понизится частота управляемого опорного генератора 13. Изменяя число разрядов m реверсивного счетчика 12 и емкость счетчика 4, можно с желаемой точностью поддерживать точность настройки и менять величину смещения характеристических моментов модуляции передаваемых сигналов (выделяемых канальных сигналов). Информация с выхода блока 5 памяти поступает на первый D-триггер 6, который продвигается на тактовой частоте считывания, поступающей с выхода элемента И 9. На время заполнения блока 5 памяти в первый D-триггер 6 информация не записывается (так как закрыт элемент И 9).

Второй D-триггер 7 исключает смещения фронтов информации, вызванные работой блока 14 привязки. На блок 14 привязки поступает тактовая частота считывания из управляемого опорного генеpатора 13 (см. фиг.2,е), положительным перепадом которой D-триггер 15 переводится в состояние "0". При этом по S-входу разблокируется D-триггер 16, а на его D-вход поступает низкий уровень. Ближайшим отрицательным перепадом групповой тактовой частоты (см.фиг.2,а), поступающей через инвертор 17, D-триггер 16 переводится в состояние "0" и на его -выходе формируется положительный тактовый импульс считывания (см. фиг. 2, ж). Этим импульсом D-триггер 15 по S-входу переводится в состояние "1". Положительным перепадом с Q-выхода этого триггера D-триггер 16 переводится в состояние "1".