запоминающее устройство с обнаружением ошибок и коррекцией одиночной ошибки

Формула изобретения

Запоминающее устройство с обнаружением ошибок и коррекций одиночной ошибки, содержащее накопитель, сумматоры по модулю два, выходы которых соединены с адресными входами накопителя, регистр, выходы которого соединены с первыми входами сумматоров по модулю два, вторые входы которых соединены с информационными входами регистра и являются адресными входами устройства, отличающееся тем, что в него введены первый и второй шинные формирователи, первый и второй инвертирующие шинные формирователи, первый и второй элементы НЕ, формирователь управляющих сигналов и блок сравнения, входы первой группы которого, кроме последнего, информационные входы второго шинного формирователя и второго инвертирующего шинного формирователя соответственно объединены и подключены к выходам накопителя, информационные входы которого и входы второй группы блока сравнения соответственно объединены и подключены к соответственно объединенным выходам первого шинного формирователя и первого инвертирующего шинного формирователя, информационные входы которых, кроме последнего, соответственно объединены и являются информационными входами устройства, последние информационные входы первого шинного формирователя и первого инвертирующего шинного формирователя объединены и подключены к шине нулевого потенциала устройства, управляющие входы первого инвертирующего шинного формирователя и через первый элемент НЕ первого шинного формирователя объединены и подключены к первому выходу формирователя управляющих сигналов, первый вход которого, последний вход первой группы блока сравнения, управляющий вход второго инвертирующего шинного формирователя и через второй элемент НЕ, управляющий вход второго шинного формирователя объединены и подключены к выходу дополнительного разряда накопителя, управляющий вход накопителя соединен с вторым выходом формирователя управляющих сигналов, второй вход которого соединен с выходом блока сравнения, выходы второго шинного формирователя и второго инвертирующего шинного формирователя соответственно объединены и являются информационными выходами устройства, входом задания режима которого является управляющий вход регистра, третий и четвертый входы и третий и четвертый выходы формирователя управляющих сигналов являются соответственно входами записи и чтения и выходами сигнала готовности и ошибки устройства.

Описание изобретения к патенту

Изобретение относится к вычислительной технике и может быть использовано при разработке интегральных микросхем памяти, вычислительных машин и устройств.

Известно запоминающее устройство [1] содержащее программируемый накопитель, информационные выходы и вход обращения которого является соответственно информационными выходами и первым управляющим входом устройства, программируемую ячейку памяти, сумматоры по модулю два, выходы которых соединены с адресными входами накопителя, первые входы с выходами программируемой ячейки памяти, а вторые входы с информационными входами программируемой ячейки памяти и являются адресными входами устройства, вход обращения программируемой ячейки памяти является вторым управляющим входом устройства.

Из известных оперативных запоминающих устройств наиболее близким к заявляемому является устройство [2] содержащее накопитель с дополнительным разрядом, вход обращения которого является одноименным входом устройства, сумматоры по модулю два, выходы которых соединены с адресными входами накопителя, первый регистр, выходы которого соединены с первыми входами сумматоров по модулю два, информационные входы первого регистра соединены с вторыми входами сумматоров по модулю два и являются адресными входами устройства, вход синхронизации первого регистра является первым входом задания режима устройства, демультиплексоры, второй регистр, элемент ИЛИ и мультиплексоры по числу разрядов накопителя, выходы мультиплексоров являются информационными выходами устройства, первые информационные входы мультиплексоров соединены с выходами накопителя, вторые информационные входы мультиплексоров объединены и подключены к выходу дополнительного разряда накопителя, первые выходы демультиплексоров соединены с информационными входами накопителя, выход элемента ИЛИ соединен с входом дополнительного информационного разряда накопителя, входы элемента ИЛИ соединены с вторыми выходами демультиплексоров, выходы второго регистра соединены с управляющими входами мультиплексоров и демультиплексоров, информационные входы второго регистра соединены с информационными входами демультиплексоров и являются информационными входами устройства, вход синхронизации второго регистра является вторым входом задания режима устройства.

Известное устройство имеет недостаточную надежность, т.к. определение отказа в нем происходит циклически через определенные промежутки времени, а в отрезок времени между выполнением программы обслуживания существует вероятность возникновения отказа.

Для повышения надежности в запоминающее устройство, содержащее накопитель, сумматоры по модулю два, выходы которых соединены с адресными входами накопителя, регистр, выходы которого соединены с первыми входами сумматоров по модулю два, вторые входы которых соединены с информационными входами регистра и являются адресными входами устройства, введены первый и второй шинные формирователи, первый и второй инвертирующие шинные формирователи, первый и второй элементы НЕ, формирователь управляющих сигналов и блок сравнения, входы первой группы которого, кроме последнего, информационные входы второго шинного формирователя и второго инвертирующего шинного формирователя соответственно объединены и подключены к выходам накопителя, информационные входы которого и входы второй группы блока сравнения соответственно объединены и подключены к соответственно объединенным выходам первого шинного формирователя и первого инвертирующего шинного формирователя, информационные входы которых, кроме последнего, соответственно объединены и являются информационными входами устройства, последние информационные входы первого шинного формирователя и первого инвертирующего шинного формирователя объединены и подключены к шине нулевого потенциала устройства, управляющие входы первого инвертирующего шинного формирователя и, через первый элемент НЕ, первого шинного формирователя объединены и подключены к первому выходу формирователя управляющих сигналов, первый вход которого, последний вход первой группы блока сравнения, управляющий вход второго инвертирующего шинного формирователя и, через второй элемент НЕ, управляющий вход второго шинного формирователя объединены и подключены к выходу дополнительного разряда накопителя, управляющий вход накопителя соединен с вторым выходом формирователя управляющих сигналов, второй вход которого соединен с выходом блока сравнения, выходы второго шинного формирователя и второго инвертирующего шинного формирователя соответственно объединены и являются информационными выходами устройства, входом задания режима которого является управляющий вход регистра, третий и четвертый входы и третий и четвертый выходы формирователя управляющих сигналов являются соответственно входами записи и чтения и выходами сигнала готовности и ошибки устройства.

Изобретение пояснено чертежами, где изображены: на фиг.1 функциональная схема устройства, на фиг.2 схема микропрограммы операции записи в запоминающее устройство, на фиг.3 схема микропрограммы операции чтения, на фиг.4 схема программы обработки прерывания при возникновении неодиночного отказа.

Запоминающее устройство с обнаружением ошибок и коррекцией одиночной ошибки содержит накопитель 1, сумматоры по модулю два 2, выходы которых соединены с адресными входами накопителя 1, регистр 3, выходы которого соединены с первыми входами сумматоров по модулю два 2, вторые входы которых соединены с информационными входами регистра 3 и являются адресными входами 4 устройства. Кроме того, в него введены первый 6 и второй 7 шинные формирователи, первый 8 и второй 9 инвертирующие шинные формирователи, первый 10 и второй 11 элементы НЕ, формирователь управляющих сигналов 12 и блок сравнения 13, входы первой группы которого, кроме последнего, информационные входы второго шинного формирователя 7 и второго инвертирующего шинного формирователя 9 соответственно объединены и подключены к выходам накопителя 1, информационные входы которого и входы второй группы блока сравнения 13 соответственно объединены и подключены к соответственно объединенным выходам первого шинного формирователя 6 и первого инвертирующего шинного формирователя 8, информационные входы которых, кроме последнего, соответственно объединены и являются информационными входами 15 устройства, последние информационные входы первого шинного формирователя 6 и первого инвертирующего шинного формирователя 8 объединены и подключены к шине нулевого потенциала устройства, управляющие входы первого инвертирующего шинного формирователя 8 и, через первый элемент НЕ 10, первого шинного формирователя 6 объединены и подключены к первому выходу формирователя управляющих сигналов 12, первый вход которого, последний вход первой группы блока сравнения 13, управляющий вход второго инвертирующего шинного формирователя 9 и, через второй элемент НЕ 11, управляющий вход второго шинного формирователя 7 объединены и подключены к выходу дополнительного разряда накопителя 1, управляющий вход накопителя 1 соединен с вторым выходом формирователя управляющих сигналов 12, второй вход которого соединен с выходом блока сравнения 13, выходы второго шинного формирователя 7 и второго инвертирующего шинного формирователя 9 соответственно объединены и являются информационными выходами 14 устройства, входом задания режима 5 которого является управляющий вход регистра 3, третий и четвертый входы и третий и четвертый выходы формирователя управляющих сигналов являются соответственно входами записи 16 и чтения 17 и выходами сигнала готовности 18 и ошибки 19 устройства.

Все блоки устройства являются стандартными и легко реализуются на интегральных микросхемах. Формирователь управляющих сигналов функционирует в соответствии с микропрограммами на фиг.2 и фиг.3 и легко может быть синтезирован, см. например Лазарев В.Г. и Пийль Е.И. Синтез управляющих автоматов, М, Энергия, 1978, с. 408.

Устройство в составе ЭВМ работает следующим образом.

При выполнении операции записи запоминающее устройство работает в соответствии со схемой на фиг.2.

При поступлении сигнала записи на вход записи 16 устройства формирователь управляющих сигналов 12 сбрасывает сигналы готовности 18 и ошибки 19. Первый выход формирователя управляющих сигналов 12, равный логическому нулю переводит первый инвертирующий шинный формирователь 8 в состояние высокого импеданса. Формирователь управляющих сигналов 12 вырабатывает сигнал записи в накопитель 1 и данные, установленные на информационных входах 15, записываются в накопитель 1 в прямом коде. Формирователь управляющих сигналов 12 вырабатывает сигнал считывания из накопителя 1. Данные с выходов накопителя 1 сравниваются с данными на выходах первого шинного формирователя 6, включая дополнительный разряд, в блоке сравнения 13. В результате сравнения на выходе блока сравнения 13 устанавливается логический нуль при их совпадении или логическая единица при их несовпадении. В случае совпадения данных, записанных в накопителе 1 с данными на выходах первого шинного формирователя 6, формирователь управляющих сигналов 12 устанавливает сигнал готовности 18 и операция записи завершена успешно. В случае несовпадения первый выход формирователя управляющих сигналов 12 устанавливается равным логической единице и переводит первый шинный формирователь 6 в состояние высокого импеданса, формирователь управляющих сигналов 12 вырабатывает сигнал записи в накопитель 1 и данные с выходов первого инвертирующего шинного формирователя 8 записываются в накопитель 1 в обратном коде. Формирователь управляющих сигналов 12 вырабатывает сигнал считывания из накопителя 1. Данные с выходов накопителя 1 сравниваются с данными на выходах первого инвертирующего шинного формирователя 8, включая дополнительный разряд, в блоке сравнения 13. При совпадении на выходе блока сравнения 13 устанавливается логический нуль, формирователь управляющих сигналов 12 устанавливает сигнал готовности 18 и операция записи завершена успешно. При несовпадении на выходе блока сравнения 13 устанавливается логическая единица, формирователь управляющих сигналов 12 устанавливает сигналы ошибки 19 и готовности 18. Это указывает на то, что запись в данную ячейку памяти произошла с ошибкой из-за отказа не менее двух разрядов ячейки.

Операция чтения из запоминающего устройства происходит в соответствии со схемой на фиг.3.

При поступлении на вход устройства сигнала чтения 17 формирователь управляющих сигналов 12 сбрасывает сигнал готовности 18 и сигнал ошибки 19 и вырабатывает сигнал чтения из накопителя 1. Данные с выходов накопителя 1, за исключением дополнительного разряда, поступают на входы второго шинного формирователя 7 и второго инвертирующего шинного формирователя 9. Если данные были записаны в накопитель в прямом коде, то дополнительный разряд, равный нулю, устанавливает в состояние высокого импеданса второй инвертирующий шинный формирователь 9 и на информационные выходы 14 устройства поступают данные с выходов второго шинного формирователя 7. Если в накопитель 1 данные были записаны в обратном коде, то дополнительный разряд, равный единице, установит в состояние высокого импеданса второй шинный формирователь 7, и данные в прямом коде поступают на информационные выходы 14 устройства с выходов второго инвертирующего шинного формирователя 9. Формирователь управляющих сигналов 12 устанавливает сигнал готовности 18. Выполнение операции чтения закончено.

Выход ошибки 19 устройства соединен со входом запроса прерывания ЭВМ.

Появление сигнала ошибки 19 вызывает исполнение ЭВМ подпрограммы в соответствии с алгоритмом на фиг.4.

В начале ЭВМ выполняет блок "Запретить прерывания при отказе ЗУ". Затем ЭВМ исполняет блок "Установить корректирующее слово адреса ОО.О". При этом на шине адреса и соответственно на адресных входах 4 устройства будет установлен код ОО.О. После выдачи по шине управления активного сигнала, сигнал поступает на первый вход 5 задания режима устройства, в результате чего в первый регистр будет записан код ОО.О.

При этом (поскольку на первых входах сумматоров 2 по модулю два установлены нулевые потенциалы с выходов регистра 3) адрес с адресных входов 4 устройства на адресные входы накопителя 1 проходит без изменений.

Затем выполняется программный блок "Тестировать рабочую зону памяти". В процессе исполнения этого фрагмента программы обслуживания прерывания ЭВМ выполняет неразрушающий тест рабочей зоны (предполагается, что в адресном пространстве имеется хотя бы одна неиспользуемая ячейка). В результате теста возможно несколько ситуаций, которые анализируются следующими программными блоками. Если в результате выполнения блока "Память исправна 7" выясняется, что этот факт имеет место, то выполняются блоки "Индицировать исправно", "Разрешить прерывания при отказе ЗУ" и подпрограмма обслуживания прерывания заканчивается. Если результат проверки отрицательный, то имеет место дефект адреса, поэтому реализуется процедура подбора корректирующего слова адреса. Эта процедура состоит в циклическом повторении блоков "Корректирующее слово адреса 11.17", "Инкрементировать корректирующее слово адреса". В каждом цикле этой процедуры происходит изменение корректирующего слова адреса в регистре 3. В результате меняется адрес дефектной ячейки накопителя 1 по отношению к адресным входам 4 устройства за счет действия сумматоров 2 по модулю два. Так будет продолжаться до тех пор, пока дефектная ячейка накопителя 1 не выдвинется в неиспользуемую зону адресного пространства, т.е. тест рабочей памяти не покажет, что память исправна, либо пока не будут исчерпаны все возможные комбинации слова адреса. В последнем случае восстановить работоспособность невозможно (например, дефектная зона шире неиспользуемой памяти) и поэтому выполняются блоки "Индицировать "Отказ", "Разрешить прерывания при отказе ЗУ".

При появлении одиночного отказа или дефекта, сбоя при выполнении операции записи работоспособность памяти восстанавливается в процессе выполнения системой основной работы. При возникновении ошибки более высокой кратности ошибка исправляется в том случае, если возможна замена дефектной ячейки памяти на работоспособную путем коррекции адреса, в противном случае возможна потеря работоспособности.