цифровой приемник гармонических составляющих дельта- модулированных сигналов

Формула изобретения

Цифровой приемник гармонических составляющих дельта-модулированных сигналов, содержащий блок синхронизации, адресные выходы которого соединены с входами блока памяти, первый и второй выходы которого соединены соответственно с первыми входами первого и второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией, объединенные вторые входы которых являются входом цифрового приемника, а выходы соединены с входами управления направлением счета первого и второго реверсивных счетчиков соответственно, объединенные входы начальной установки которых соединены с первым тактовым выходом блока синхронизации, объединенные тактовые входы реверсивных счетчиков соединены с вторым тактовым выходом блока синхронизации, выходы старших разрядов первого и второго реверсивных счетчиков соединены с объединенными первыми входами первого и второго блоков элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией соответственно, вторые входы которых соединены с выходами остальных разрядов соответствующих реверсивных счетчиков, выходы блоков ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией соединены с входами компаратора и с информационными входами коммутатора, управляющий вход которого соединен с выходом компаратора, а выходы коммутатора соединены с первой группой входов сумматора, выходы которого соединены с входами порогового блока, отличающийся тем, что введен умножитель, входы которого соединены с дополнительными выходами коммутатора, а выходы с второй группой входов сумматора.

Описание изобретения к патенту

Изобретение относится к технике цифровой обработки сигналов и может быть использовано в электросвязи, в частности для обнаружения гармонических составляющих сигнальных кодов, применяемых на телефонных сетях, преобразованных в цифровую форму с помощью адаптивной дельта-модуляции.

Такая задача может быть решена с помощью набора согласованных фильтров(корреляторов), каждый из которых содержит реверсивные счетчики, сумматор и элементы ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией, а также блок памяти весовых коэффициентов.

Недостатком устройства является пониженная помехозащищенность и точность вычисления величин гармонических составляющих входного сигнала (точность фильтрации), что связано с тем, что точное вычисление требует расчета квадратного корня из суммы квадратов действительной и мнимой составляющий спектрального отсчета, в то время как в указанном устройстве это заменено вычислением суммы абсолютных величин действительной и мнимой составляющих. При этом максимальная относительная погрешность вычислений равна от истинного значения, а результат фильтрации зависит от фазы сигнала. Это приводит к размыванию переходной полосы частот между границами срабатывания и несрабатывания; кроме того, для обеспечения уверенного приема в данном случае требуется уменьшение порога срабатывания, что может привести к ложным срабатываниям и снижению помехозащищенности.

С другой стороны, точное вычисление по формуле "корень из суммы квадратов" требует применения в корреляторе двух перемножителей для вычисления квадратов действительной и мнимой составляющей и нелинейного устройства для вычисления квадратного корня, что существенно усложняет схему приемника.

Более простым по построению (без умножителей), но в то же время обеспечивающим более высокую точность вычислений по сравнению с известным приемником, является приемник /2/, принятый за прототип. Его блок-схема приведена на фиг. 1 и содержит блок 1 синхронизации, адресные выходы которого соединены с первыми входами соответственно первого (3) и второго (4) элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией, вторые входы которых объединены и являются входом приемника, а выходы соединены со входами управления направления счета соответственно первого (5) и второго (6) реверсивного счетчика, тактовые входы и входы начальной установок которых попарно объединены и соединены с первым и вторым тактовым выходом блока 1 синхронизации, при этом выходы старших разрядов первого и второго реверсивного счетчика соединены с объединенными первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией соответственно первой и (7) и второй (8) групп, вторые входы которых соединены с выходами остальных разрядов соответствующего реверсивного счетчиков, а выходы соединены со входами компаратора 9, первой группой входов сумматора 10 и информационными входами коммутатора 11, управляющий вход которого соединен с выходом компаратора 9, а выходы соединены со второй группой входовых сумматоров 10, выходы которого соединены со входами порогового блока 12.

Как описано в [2] в прототипе уменьшена максимальная относительная погрешность вычисления модуля спектрального отсчета до величины 0,118 от истинного значения за счет того, что расчет результата V₂ фильтрации производится по формуле:



где



где: x(nТ) отсчеты входного дельта-модулированного сигнала,

sign (а) знаковая функция, равная +1 или -1 при а>=0 и а<0 соответственно,

fо частота, подлежащая обнаружению приемником,

Т период дискретизации сигнала х (nT),

NТ длительность анализируемого отрезка сигнала х(nТ), к концу которого формируется результат V₂ фильтрации. В приемнике, описанном в [1] вычисления, проводились по формуле

Технический результат от предлагаемого изобретения заключается в дальнейшем повышении точности фильтрации и помехозащищенности путем изменения способа вычисления результата фильтрации, что потребует введения одного умножителя на константу и проведения расчета результата по формуле:



где: , max (.) и min (.) обозначают максимальную (минимальную) из величин, заключенных в скобки, А.В вычисляются по приведенным выше формулам (2), (3). Оценка точности вычислений будет проведена ниже.

Технический результат достигается за счет того,что в устройство (см. фиг. 1), содержащее блок (1) синхронизации, адресные входы которого соединены с входами блока (2) памяти, первый и второй выходы которого соединены с первыми входами соответственно первого (3) и второго(4) элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией, объединенные вторые входы которых являются входом устройства, а выходы соединены с входами управления направлением счета, соответственно, первого (5) и второго (6) реверсивного счетчика, объединенные входы начальной установки которых соединены с первым тактовым выходом блока (1) синхронизации, при этом выходы старших разрядов первого (5) и второго (е) реверсивного счетчика соединены с объединенными первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией, соответственно, первой (7-1 7-ч) и второй (8-1 8-ч) группы, вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией каждой группы соединены с выходами остальных разрядов соответствующих реверсивных счетчиков, выходы всех элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией соединены со входами компаратора (9) и с информационными входами коммутатора (11), управляющий вход которого соединен с выходом компаратора (9), первая группа выходов коммутатора 11 соединена с входами порогового блока 12,введен умножитель 13, входы которого соединены с дополнительными выходами коммутатора 11, а выходы со второй группой входов сумматора 10.

На фиг. 2 представлена блок-схема предлагаемого устройства.

На фиг. 3 представлены зависимости результатов фильтрации от фазы сигнала для различных типов приемников.

На фиг. 4 приведена зависимость максимального разброса значений результатов фильтрации от параметра (коэффициент умножения умножителя 12).

На фиг. 5 представлен один из вариантов построения блока 1 синхронизации, содержащий тактовый генератор 14, делитель частоты 15, инвертор 16 и одновибратор 17.

На фиг. 6 представлен вариант построения коммутатора 11, содержащий инвертор 18 и мультиплексоры 19, 20.

Устройство согласно фиг. 2 содержит блок 1 синхронизации, блок 2 памяти, первый 3 и второй 4 элементы ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией, первый 5 и второй 6 реверсивные счетчики, первая и вторая группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией соответственно 7-1 7-ч и 8-1 8-ч, компаратор 9, сумматор 10, коммутатор 11, пороговый блок 12 и умножитель 13, при этом адресные входы блока 1 синхронизации соединены со входами блока (2) памяти, первый и второй выходы которого соединены с первыми входами соответственно первого (3) и второго(4) элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией, объединенные вторые входы которых являются входом устройства, а выходы соединены со входами управления направлением счета соответственно первого (5) и второго (6) реверсивного счетчика, объединенные входы начальной установки которых соединены с первым тактовым выходом блока (1) синхронизации, при этом выходы старших разрядов первого (5) и второго (6) реверсивного счетчика соединены с объединенными первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией соответственно первой (7-1 7-ч) и второй (8-1 8-ч) группы, вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией каждой группы соединены с выходами остальных разрядов соответствующих реверсивных счетчиков, выходы всех элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией соединены со входами компаратора (9) и с информационными входами коммутатора (11), управляющий вход которого соединен с выходом компаратора (9), первая группа выходов коммутатора 11 соединена с первой группой входов сумматора (10), а вторая с входами умножителя 13, выходы которого соединены с второй группой входов сумматора 10, выходы которого подключены к пороговому блоку 12.

Устройство работает следующим образом. Входной дельта-модулированный сигнал х(nТ) (Т период дискретизации), синхронизированный с тактовой частотой Т^-1, формируемой тактовым генератором 14 (фиг. 5) блока 1 синхронизации (синхронизация может быть обеспечена, например, тактированием дельта-кодера на фиг. 2 не показан) непосредственно от тактового генератора 14 (фиг. 5), или другими способами перемножается в элементах 3,4 ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией в каждом такте Т на весовые коэффициенты S и С, которые считываются с соответствующих выходов блока 2 памяти и равны S = sign(sin(2f_onT)) и C= sign(cos(2f_onT)), где f- частота, подлежащая обнаружению, sign- знаковая функция, n-номер такта в одном цикле обработки длительностью NT. Таблица программирования блока 2 памяти непосредственно следует из приведенных выше формул.

В начале каждого цикла NT осуществляется начальная установка реверсивных счетчиков 5,6 коротким импульсом, подаваемым с первого тактового выхода блока 1 синхронизации, на втором выходе которого формируются тактовые импульсы частоты Т^-1. Как описано в [л.1,2] в результате работы реверсивных счетчиков 5,6 на их выходах к концу цикла обработки длительностью NT формируются двоичные числа |A| и |B|, где А,В определяются приведенными выше равенствами (2), (3), и приближенно соответствуют действительной и мнимой составляющей результата согласованной фильтрации с передаточной функцией в z

плоскости.

Приближение связано с квантованием весовых коэффициентов на два уровня с помощью знаковой функции sign (.) и дискретностью сигнала х(nТ). В соответствии со сказанным можно считать, что A Vcos, B Vsin, где V истинное значение результата фильтрации, b--параметр, зависящий от фазы сигнала и расстройки Df по частоте (относительно f_o). Можно показать, что при f = 0 , [2]

Выходные сигналы |A| и |B| реверсивных счетчиков сравниваются по величине в компараторе 9 и в зависимости от результатов сравнения наибольший из этих сигналов подастся на сумматор 10 непосредственно, а меньший через умножитель 13, осуществляющий перемножение входного двоичного числа на некоторую константу , в результате чего на выходе сумматора 10 к концу цикла формируется результат фильтрации в соответствии с упоминавшимся выше равенством

после его сравнения с заданным порогом срабатывания в пороговом блоке 12 принимается решение о наличии или отсутствии искомой частоты f_o в спектре обрабатываемого сигнала.

Определим оптимальное значение параметра , обеспечивающее минимальный разброс результатов фильтрации при различных значениях исходного аналогового сигнала (до его преобразования в цифровую форму), то есть обеспечивающее максимальную точность фильтрации. Пусть истинное значение результата фильтрации (величина спектрального отсчета на частоте f_о V= 1, тогда при 0 <= < /4

Посколькуsin иcоsзеркально симметричны относительно прямых = /4+n/2 (что видно на фиг.3 кривые А,В), а также, как известно, sin а cos (/2-a) и cos а sin (/2-a), можно ограничиться анализом в интервале 0/4. Из условия находим абсциссу зкстремума

При в диапазоне а при . Граничное условие находится подстановкой = /4 в равенство V₃= cos+sin Максимальное значение V₃ можно найти подстановкой = _o= arctg в равенство V₃= cos+sin при этом С учетом сказанного выше разность между максимальным и минимальным значением V₃ определится следующим образом:



Соответствующие зависимости () приведены на фиг. 4, откуда видно что минимальное значение достигается при , при этом абсцисса экстремума равна V₃(V₃() ) равна и максимальное значение () и максимальная относительная погрешность Поскольку, как отмечено в [2] максимальная относительная погрешность в прототипе равнялась 11,8% (соответствующая прототипу зависимость показана также на фиг. 3, при этом абсцисса экстремума расположена в точке = arctg(0,5), можно сделать вывод, что в предлагаемом устройстве точность фильтрации повышена примерно в 1,5 раза. Похожие результаты были получены и при экспериментальной проверке при подаче на приемник сигналов в диапазоне 1000-1200 Гц (частота настройки приемника равнялась 1100 Гц) через дельта-кодер со слоговым компандированием на основе анализа четырехэлементных пачек символов и частотой дискретизации T^-1= 32 кгц. Длительность цикла обработки была принята равной 16мс (MT=16 мс), при этом в одном цикле обрабатывается 512 бит дельта-модулированного сигнала. Макет приемника был выполнен на микросхемах КМОТ и ТТЛШ (для блока 2 памяти).

Отдельные блоки устройства могут быть выполнены следующим образом. Блок 1 синхронизации содержит тактовый генератор 14, выходной сигнал которого частоты Т подается на тактовые входы реверсивных счетчиков 5, 6 (фиг. 2) и последовательно делится на 2 делителем 15 (фиг. 5), выходы r разрядов которого формируют адресный сигнал для блока 5 памяти. При этом длительность цикла обработки равна 2 rТ. Сигнал разрешения начальной установки для реверсивных счетчиков 5,6 формируется из выходного сигнала старшего разряда делителя 15 с помощью инвертора 16 и одновибратора 17. Коммутатор 11 (фиг. 6) может быть построен на базе инвертора 18 и мультиплексоров 19, 20 (они могут быть выполнены,например, на микросхемах 561 КП1), управляемых двухразрядным двоичным кодом. В зависимости от знака управляющего сигнала, подаваемого на вход коммутатора 11 от компаратора 9 (фиг. 2), максимальный из входных сигналов А|В| коммутатора 11 пройдет на выход либо мультиплексора 19, либо 20, а минимальный на выход оставшегося мультиплексора. Умножитель 13 на константу может быть выполнен, например, на базе постоянного запоминающего устройства, на адресные входы которого подается двоичный код с дополнительной группы выходов коммутатора 11, а программирование осуществляется таким образом, что в ячейке с адресом а записано двоичное число, соответствующее результату умножения "а" на параметр a).

В соответствии с вышеизложенным технико-экономическая эффективность предлагаемого устройства по сравнению с прототипом заключается в повышении точности фильтрации и помехозащищенности примерно в полтора раза.

Положительный эффект достигается за счет изменения способа приближенного вычисления результата фильтрации, для определения которого к мнимой спектральной составляющей прибавляется взвешенное значение минимального из указанных модулей.