устройство анализа узкополосного низкочастотного аналогового сигнала

Формула изобретения

Устройство анализа узкополосного низкочастотного аналогового сигнала, содержащее блок управления, блок индикации, вычислительный блок, функциональный преобразователь, четыре буферных регистра, блок разложения на гармоники и последовательно соединенные фильтр, аналого-цифровой преобразователь и цифровой интегратор, третий вход цифрового интегратора соединен с первым выходом блока управления, второй и третий выходы которого соединены соответственно с первым и вторым входами функционального преобразователя, выход которого соединен с входом фильтра, первый и второй выходы цифрового интегратора соединены соответственно с первыми входами первого и второго буферных регистра, вторые входы которых объединены и соединены с четвертым выходом блока управления, выходы первого и второго буферных регистров соединены соответственно с первыми входами третьего и четвертого буферных регистров, вторые входы которых объединены и подключены к пятому выходу блока управления, выходы первого и второго буферных регистров соединены соответственно с первым и вторым входами вычислительного блока, выходы третьего и четвертого буферных регистров соединены соответственно с третьим и четвертым входами вычислительного блока, шестой, седьмой, восьмой и девятый выходы блока управления соединены с пятым, шестым, седьмым и восьмым входами вычислительного блока, первый, второй, третий, четвертый и пятый выходы которого соединены со входами блока индикации, первый вход блока разложения на гармоники соединен с входом устройства, второй, третий и четвертый входы блока разложения на гармоники соединены с десятым и двенадцатым выходами блока управления соответственно, а выход соединен с третьим входом функционального преобразователя, одиннадцатый выход блока управления соединен с первым входом вычислительного блока, отличающийся тем, что, с целью расширения функциональных возможностей устройства путем измерения текущей частоты первой гармоники сигнала и мощности в электрической цепи, в него дополнительно введены второй и третий блок индикации, второй и третий вычислительный блок, второй функциональный преобразователь, пятый, шестой, седьмой и восьмой буферные регистры, второй блок разложения на гармоники, блок обратной связи и последовательно соединенные второй фильтр, второй аналого-цифровой преобразователь и второй цифровой интегратор, причем третий вход цифрового интегратора соединен с первым выходом блока управления, второй и третий выходы блока управления соединены соответственно с первым и вторым входами второго функционального преобразователя, выход которого соединен со входом второго фильтра, первый и второй выходы второго цифрового интегратора соединены соответственно с первыми входами пятого и шестого буферных регистров, вторые входы которых объединены и соединены с четвертым выходом блока управления, выходы пятого и шестого буферных регистров соединены соответственно с первыми входами седьмого и восьмого буферных регистров, вторые входы которых объединены и подключены к пятому выходу блока управления, выходы пятого и шестого буферных регистров соединены соответственно с первым и вторым входами второго вычислительного блока, выходы седьмого и восьмого регистров соединены соответственно с третьим и четвертым входами второго вычислительного блока, шестой, седьмой, восьмой и девятый выходы блока управления соединены с пятым, шестым, седьмым и восьмым входами второго вычислительного блока, первый, второй, третий, четвертый и пятый выходы которого соединены с входами второго блока индикации, первый вход второго блока разложения на гармоники соединен с вторым входом устройства, второй, третий и четвертый входы которого соединены с десятым, одиннадцатым и двенадцатым выходами блока управления соответственно, а выход соединен с третьим входом второго функционального преобразователя, одиннадцатый выход блока управления соединен с девятым входом второго вычислительного блока, первый, второй и третий входы третьего вычислительного блока соединены с первым, вторым и пятым выходами первого вычислительного блока соответственно, четвертый, пятый и шестой вход третьего вычислительного блока соединены с первым, вторым и пятым выходами второго вычислительного блока, первый, второй, третий, четвертый, пятый и шестой выходы третьего вычислительного блока соединены с входами третьего блока индикации, седьмой и восьмой входы третьего вычислительного блока соответственно соединены с одиннадцатым и девятым выходами блока управления, седьмой выход третьего вычислительного блока соединен с первым входом блока обратной связи, второй вход которого соединен с тринадцатым выходом блока управления, а выход соединен с вторым входом блока управления, первый вход которого соединен с четвертым входом устройства, а первый вход блока обратной связи с третьим входом устройства.

Описание изобретения к патенту

Изобретение относится к информационно-измерительной технике и предназначено для нахождения текущих линейчатых амплитудного и фазового спектров, текущей частоты первой гармоники узкополосного низкочастотного аналогового сигнала и энергетических параметров в электрической цепи сигнала.

Целью изобретения является расширение функциональных возможностей устройства путем измерения текущей частоты первой гармоники узкополосного низкочастотного аналогового сигнала и мощности в электрической цепи.

Cущность устройства поясняется фиг. 1, где представлена функциональная схема устройства; фиг. 2 функциональная схема блока управления, фиг. 3 - функциональная схема цифрового интегратора.

Устройство (фиг. 1) содержит блок 1 управления, два функциональных преобразователя 2 и 3, два блока 4 и 5 разложения на гармоники, два фильтра 6 и 7, два аналого-цифровых преобразователя 8 и 9, два цифровых интегратора 10 и 11, восемь буферных регистров 12, 13, 14, 15 и 16, 17, 18 и 19, три вычислительных блока 20, 21 и 22, три блока 23, 24 и 25 индикации, блок 26 обратной связи.

Блок управления 1 (фиг. 1) содержит два буферных регистра 27, 28, входы которых являются входами блока 1 управления, цифровые делители 29, 30, программируемый таймер 31, счетчики 32, 33, 34, 35, 36, линии задержки 37, 38, 39, 40, 41, 42.

Цифровой интегратор 10 (11) (фиг. 3) содержит сумматор 43, первый вход которого является первым входом цифрового интегратора 10 (11) и, кроме того, его второй вход соединен с входом счетчика 44, являющимся и вторым входом цифрового интегратора 10 (11), выход сумматора 43 является первым выходом цифрового интегратора 10 (11), и выход счетчика 44 является вторым выходом цифрового интегратора 10 (11), третий вход сумматора 43 соединен с вторым входом счетчика 44 и является третьим входом цифрового интегратора 10 (11).

Устройство работает следующим образом.

Измерения начинаются с ввода в блок 1 управления и блок 26 обратной связи при помощи клавишных регистров величины n принятой в эксперименте и среднего значения частоты узкополосного низкочастотного аналогового сигнала _o. В результате введения исходных данных и передачи их в блоки 4, 5 разложения на гармоники все узкополосные фильтры будут настроены на частоты _o,...,, k_o,...l_o, так что один фильтр будет пропускать только первую гармонику, К^й -только К-ую гармонику, а фильтр l^й только l-у. На выходе программируемого таймера 31 через каждый интервал времени 2/_oN, где N - число квантов функциональных преобразователей 2 и 3, будут возникать импульсы (тики), а на выходе счетчика 32, раcсчитанного на максимально допустимое число N-1, с каждым новым импульсом программируемого таймера 31 будет устанавливаться периодически линейно возрастающее во времени число в пределах от 0 до N-1, которое передается в качестве аргумента на входы функциональных преобразователей 2 и 3. Напряжение узкополосного низкочастотного аналогового сигнала поступает на первый вход устройства (на вход блока 4 разложения на гармоники), а напряжение тождественное силе тока в цепи этого сигнала поступает на второй вход устройства (на вход блока 5 разложения на гармоники). На выход блока 4 разложения на гармоники, в котором под действием блока управления 1 включен К-й канал коммутатора, будет поступать K-я гармоника A_vкsin(kt+_vк) напряжения, а на выходе блока 5 разложения на гармоники будет поступает K-я гармоника A_Iкsin(kt+_Iк) силы тока.

С выхода блока 4 разложения на гармоники в сигнал A_vкsin(kt+_vк) поступает на аналоговый вход cos-ного канала функционального преобразователя 2, на выходе которого образуется аналоговая величина A_vкsin(kt+_vк)cos_ot, представляющая собой произведение K-й гармоники анализируемого сигнала на cos_ot С выхода блока 5 разложения на гармоники в сигнал A_Iкsin(kt+_Iк) поступает на аналоговый вход cos-ного канала функционального преобразователя 3, на выходе которого образуется аналоговая величины A_Iкsin(kt+_Iк)cos_ot.

Для обеспечения благоприятных условий функционирования аналого-цифровых преобразователей 8 и 9 выходные сигналы функциональных преобразователей 2 и 3 подвергаются фильтрации, что позволяет очистить их от аддитивных помех, накопившихся в предыдущих блоках преобразований.

В выполнении операции цифрового осредняющего интегрирования участвует аналого-цифровой преобразователь 8 (9), цифровой интегратор 10 (11), буферные регистры 12, 12, 14, 15 (16, 17, 18, 19) и вычислительный блок 20 (21). Аналого-цифровой преобразователь 8 (9) в режиме внутреннего запуска периодически производит преобразование величины A_vкsin(kt+_vк)cos_jt,, A_Iкsin(kt+_Iк)cos_jt..

В момент завершения очередного преобразования на первом выходе АЦП 8 (9) устанавливается цифровой результат преобразования, а на втором его выходе появляется импульс сигнализирующий о завершении цикла преобразования, под действием которого в сумматоре 43 выполняется операция сложения полученного результата преобразования с ранее накопленной суммой, а в счетчике 33 блока управления 1 накопятся очередные N/n единицы, сигналом о его переполнении содержимое буферных регистров 12 (16) и 13 (17), в которых содержатся результаты цифрового интегрирования на предыдущем интервале продолжительностью T/n, где , будет переписано в буферные регистры 14 (18) и 15 (19), а затем в буферные регистры 12(16) и 13(17) будет переписано содержимое выходных регистров счетчика 44 и сумматора 43 (см. фиг.4), после чего эти регистры будут обнулены и начнется новый цикл интегрирования. Далее по задержанному в линии задержки 40 сигналу переполнения счетчика 43 инициируется работа вычислительного блока 20 (21), который переписывает во внутреннюю память содержимое регистров 12, 13, 14 и 15 (16, 17, 18 и 19) и выполняет операции деления содержимого регистра 13 (17) на содержимое регистра 12 (16), содержимого регистра 15(19) на содержимое регистра 14 (18), что и дает средние значения интеграла a_vki (a_Iki) на i-й и a_vki-1 (a_Iki-1) на i-1 1/n части периода.