суммирующее устройство
Классы МПК: | G06F7/49 для вычислений, выполняемых над числами с основанием, отличным от 2, 8, 16 или 10, например с троичным отрицательным или мнимым основаниями, комплексными основаниями |
Автор(ы): | Виневская Л.И., Станишевский О.Б., Ерохин А.В., Рыжих О.А. |
Патентообладатель(и): | Научно-исследовательский институт многопроцессорных вычислительных систем при Таганрогском радиотехническом институте им.В.Д.Калмыкова |
Приоритеты: |
подача заявки:
1993-12-07 публикация патента:
10.11.1996 |
Изобретение относится к вычислительной технике, а именно к цифровой обработке сигналов и данных, а также решению задач математической физики. Технический результат, достигаемый при осуществлении изобретения, состоит в том, что точность вычислений устройства в случае ненормированных чисел составляет n/2+2, где n - разрядность операндов. Для достижения указанного технического результата в суммирующее устройство, содержащее блок задержки 3, входной коммутатор, состоящий из сумматора 6 порядков и коммутатора 7 порядков, счетчик 8 порядков, сумматор 12 мантисс, элементы 13 задержки нормализации, блок 14 анализа мантисс, два триггера 18 управления нормализацией, элемент И-ИЛИ 21, введены входной блок 4 элементов И-ИЛИ, коммутатор 5 мантисс, регистр 9 управления, дополнительный (третий) элемент задержки блока 13 нормализации, блок 20 элементов И нормализации, блок 23 результата. 2 з. п. ф-лы, 6 ил., 1 табл.
Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6, Рисунок 7
Формула изобретения
1. Суммирующее устройство, содержащее блок задержки, сумматор мантисс, счетчик порядков, коммутатор, состоящий из сумматора порядков и коммутатора порядков, блок анализа мантисс, блок нормализации, состоящий из двух элементов задержки, два триггера управления нормализацией, элемент И-ИЛИ, причем выход знака разности сумматора порядков соединен с первым управляющим входом коммутатора порядков, первый и второй информационные входы которого соединены с первым и вторым информационными входами сумматора порядков, первый и второй входы блока задержки подключены к входам первого и второго операндов соответственно устройства, выход сумматора мантисс соединен с первым информационным входом блока анализа мантисс, входом первого элемента задержки блока нормализации и первым входом элемента И-ИЛИ, выходы первого и второго элементов задержки блока нормализации соединены с вторым и третьим информационными входами соответственно блока анализа мантисс и вторым и третьим входами соответственно элемента И-ИЛИ, выход первого элемента задержки соединен с входом второго элемента задержки, третий управляющий вход устройства соединен с управляющим входом блока анализа мантисс, первый и второй выходы которого соединены с единичными входами соответственно первого и второго триггеров управления нормализацией, нулевые входы которых соединены с четвертым управляющим входом устройства, отличающееся тем, что устройство дополнительно содержит входной блок элементов И-ИЛИ, коммутатор мантисс, регистр управления, блок результата, блок элементов И, в блок нормализации введен третий элемент задержки, причем первый выход блока задержки соединен с первым и вторым входами входного блока элементов И-ИЛИ, третий и четвертый входы которого соединены с вторым выходом блока задержки, первый управляющий вход устройства соединен с пятым восьмым входами входного блока элементов И-ИЛИ, первый и второй выходы которого соединены с первыми и вторыми информационными входами соответственно сумматора порядков и коммутатора порядков, третий и четвертый выходы входного блока элементов И-ИЛИ соединены с первым и вторым информационными входами соответственно коммутатора мантисс, первый выход которого соединен с информационным входом регистра управления, второй выход с первым информационным входом сумматора мантисс, второй информационный вход которого соединен с выходом регистра управления, входы управления которого соединены с выходами счетчика порядков, счетный вход которого соединен с выходом разности порядков сумматора порядков, выход знака разности порядков которого соединен с управляющим входом коммутатора мантисс, первый и второй выходы коммутатора порядков соединены с первым и вторым входами блока результата, первый и второй выходы которого являются выходами результата и отказа устройства соответственно, прямые и инверсные выходы первого и второго триггеров управления соединены с соответствующими входами элементов И блока, с первого по четвертый выходы которого соединены с четвертого по седьмой входами соответственно элемента И-ИЛИ, с пятого по седьмой входы которого соединены с вторым управляющим входом коммутатора порядков, третий управляющий вход которого соединен с вторым управляющим входом устройства, выход второго элемента задержки соединен с входом третьего элемента задержки, выход которого соединен с восьмым входом элемента И-ИЛИ, выход которого соединен с третьим входом блока результата, управляющий вход которого соединен с входом сигнала формирования порядка и мантиссы результата устройства. 2. Устройство по п.1, отличающееся тем, что коммутатор порядков содержит пять одноразрядных сумматоров, шесть элементов задержки и узел коммутации, причем входы первого и второго элементов задержки соединены с первым и вторым информационными входами коммутатора, выходы первого и второго элементов задержки с первыми входами первого и второго одноразрядных сумматоров соответственно, вторые входы которых соединены с выходами третьего и четвертого элементов задержки и первыми входами третьего и четвертого одноразрядных сумматоров соответственно, вторые входы которых соединены с выходами суммы первого и второго сумматоров соответственно, выходы переноса которых соединены с входами третьего и четвертого элементов задержки, выходы третьего и четвертого сумматоров соединены с входами пятого и шестого элементов задержки соответственно, выходы которых соединены с первым и вторым информационными входами соответственно узла коммутации, управляющий вход которого соединен с первым управляющим входом коммутатора, второй и третий управляющие входы которого соединены с первым информационным входом и входом переноса пятого одноразрядного сумматора, второй информационный вход которого соединен с выходом узла коммутации, выходы суммы и переноса пятого одноразрядного сумматора соединены с первым и вторым выходами коммутатора соответственно. 3. Устройство по п. 1, отличающееся тем, что блок результата содержит элемент И-ИЛИ и элемент И, причем вход сигнала формирования порядка и мантиссы результата блока подключен к первому и второму входам элемента И-ИЛИ и первому входу элемента И, второй вход которого соединен с первым входом блока, второй вход которого соединен с третьим входом элемента И-ИЛИ, с четвертого по шестой входы которого соединены с первым входом блока, третий вход которого соединен с седьмым входом элемента И-ИЛИ.Описание изобретения к патенту
Изобретение относится к области вычислительной техники, а именно цифровой обработке сигналов и данных и решению задач математической физики, и может найти применение в конвейерных потоковых машинах и микропроцессорных вычислительных системах. Известно устройство для сложения и вычитания чисел в избыточной двоичной системе счисления (см. а.с. СССР N 453691, опубликованное в 1974 г. официальным бюллетенем N 46, заявленное в 1973 г.), содержащее в каждом разряде блок формирования отрицательной суммы, блок формирования положительного переноса, блок формирования положительной суммы, блок формирования отрицательного переноса, присутствуют эти блоки в заявляемом техническом решении в схеме сумматора мантисс, триггер хранения результата. Операнды представлены в избыточной двоичной системе счисления. Недостатком этого устройства является малый диапазон представления чисел, предварительное сложное масштабирование при подготовке задачи. Причины недостатков использование фиксированной запятой обрабатываемых чисел. Известно устройство сложения-вычитания неизбыточного и избыточного аргументов в двоичной система счисления (см. а.с. 407308, опубликованное в 1973 г. в официальном бюллетене N 46, заявленное в 1973 г.), содержащее блоки формирования суммы и переноса, присутствуют эти блоки в заявляемом техническом решении в схеме сумматора мантисс. Схему формирования логического дополнения, схему формирования действительного значения суммы и переноса и логические элементы И, ИЛИ. Один аргумент представлен в обычной двоичной системе счисления, а другой в избыточной двоичной системе с цифрами 1, 0, -1. Недостатком этого устройства является малый диапазон представления чисел, что приводит к предварительному сложному масштабированию переменных при подготовке задач, и низкое быстродействие. Причина недостатков представление обрабатываемых чисел в формате с фиксированной запятой. Наиболее близким к изобретению является суммирующее устройство с плавающей запятой (см. а.с. СССР N 1056182, опубликованное 23.11.83 г. в официальном бюллетене N 43, заявленного 16.04.82 г. заявитель ТРТИ, авторы Каляев А. В. и др.), содержащее блок задержки входной, сумматор мантисс, счетчик, коммутатор, состоящий из сумматора порядков и коммутатора порядков, блок анализа мантиссы, элементы задержки, блок нормализации мантиссы результата, два триггера управления нормализацией, блок элементов И-ИЛИ. Один операнд поступает последовательно на вход устройства, а другой накапливается в регистре и поступает на обработку параллельно. Результат выдается в виде нескорректированного порядка, коррекции порядка и мантиссы. Недостатками этого устройства являются низкое быстродействие, невысокая точность, малый диапазон представления чисел, выдача результата в нестандартном виде. Причина недостатков использование двоичной избыточной системы счисления, нормализация результата на один разряд, отсутствие блока результата. Задача, на решение которой направлено изобретение, заключается в увеличении быстродействия, повышении точности вычислений, расширении функциональных возможностей, расширении диапазона обрабатываемых чисел. Технический результат, достигаемый при осуществлении изобретения, состоит в том, что точность вычислений устройства в случае ненормализованных чисел составляет n/2+2, где n разрядность операндов, что по сравнению с прототипом точнее на один разряд, быстродействие устройства при обработке n-разрядных чисел, представленных в четвертичной знакоразрядной системе счислений, составляет n/2, что в два раза выше быстродействия прототипа, где числа представлены в двоичной избыточной системе счисления, исключается ложное переполнение порядка результата при его коррекции за счет его предварительного преобразования, что расширяет диапазон обрабатываемых чисел, расширяются функциональные возможности, заключающиеся в корректном, стандартном формировании результата. Для достижения указанного технического результата в суммирующее устройство, содержащее блок задержки, сумматор мантисс, счетчик, коммутатор, состоящий из сумматора порядков и коммутатора порядков, блок анализа мантисс, блок нормализации, состоящий из двух элементов задержки, два триггера, управления нормализацией, элемент И-ИЛИ, причем выход знака разности сумматора порядков соединен с первым управляющим входом коммутатора порядков, первый и второй информационные входы которого соединены с первым и вторым информационными входами сумматора порядков, первый и второй входы блока задержки подключены к входам первого и второго операндов соответственно устройства, выход сумматора мантисс соединен с первым информационным входом блока анализа мантисс, входом первого элемента задержки блока нормализации и первым входом элемента И-ИЛИ, выход первого и второго элементов задержки блока нормализации соединены с вторым и третьим информационными входами соответственно блока анализа мантисс и вторым и третьим входами соответственно элемента И-ИЛИ, выход первого задержки соединен с входом второго элемента задержки, третий управляющий вход устройства соединен с управляющим входом блока анализа мантисс, первый и второй выходы которого соединены с единичными входами соответственно первого и второго триггеров управления нормализацией, нулевые входы которых соединены с четвертым управляющим входом устройства, введены входной блок элементов И-ИЛИ, коммутатор мантисс, регистр управления, блок результата, блок элементов И, в блок нормализации введен третий элемент задержки, причем первый выход блока задержки соединен с первым и вторым входами элементов И-ИЛИ входного блока, третий и четвертый входы которого соединены с вторым выходом блока задержки, первый управляющий вход устройства соединен с пятого по восьмой входами элементов И-ИЛИ входного блока, первый и второй выходы которого соединены с первыми и вторыми информационными входами соответственно сумматора порядков и коммутатора порядков, третий и четвертый выходы элементов И-ИЛИ входного блока соединены с первым и вторым информационными входами соответственно коммутатора мантисс, первый выход которого соединен с информационным входом регистра управления, второй выход коммутатора мантисс соединен с первым информационным входом сумматора мантисс, второй информационный вход которого соединен с выходом регистра управления, входы управления которого соединены с выходами счетчика порядков, счетный вход которого соединен с выходом разности порядков сумматора порядков, выход знака разности порядков соединен с управляющим входом коммутатора мантисс, первый и второй выходы коммутатора порядков соединены с первым и вторым входами блока результата, первый и второй выходы которого являются выходами результата и отказа устройства соответственно, прямые и инверсные выходы первого и второго триггеров управления соединены с соответствующими входами элементов И блока нормализации, с первого по четвертый выходы которого соединены с четвертого по седьмой входами соответственно элемента И-ИЛИ, с пятого по седьмой входы которого соединены с вторым управляющим входом коммутатора, третий управляющий вход которого соединен с вторым управляющим входом устройства, выход второго элемента задержки соединен с входом третьего элемента задержки, выход которого соединен с восьмым входом элемента И-ИЛИ, выход которого соединен с третьим входом блока результата, управляющий вход которого соединен с входом сигнала формирования порядка и мантисса результата устройства. Коммутатор порядков содержит пять одноразрядных сумматоров, шесть элементов задержки и узел коммутации, причем входы первого и второго элементов задержки соединены с первым и вторым информационными входами коммутатора, выходы первого и второго элементов задержки соединены с первыми входами первого и второго одноразрядных сумматоров соответственно, вторые входы которых соединены с выходами третьего и четвертого элементов задержки и первыми входами третьего и четвертого одноразрядного сумматоров соответственно, вторые входы которых соединены с выходами суммы первого и второго сумматоров соответственно, выходы переноса которых соединены с входами третьего и четвертого элементов задержки, выходы третьего и четвертого сумматоров соединены с входами пятого шестого элементов задержки соответственно, выходы которых соединены с первым и вторым информационными входами соответственно узла коммутации, управляющий вход которого соединен с первым управляющим входом коммутатора, второй и третий управляющие входы которого соединены с первым информационным входом и входом переноса пятого одноразрядного сумматора, второй информационный вход которого соединен с выходом узла коммутации, выходы суммы и переноса пятого одноразрядного сумматора соединены с первым и вторым входами коммутатора соответственно. Блок результата содержит элемент И-ИЛИ и элемент И, причем вход сигнала формирования порядка и мантиссы результата блока подключен к первому и второму входам элемента И-ИЛИ и первому входу элемента И, второй вход которого соединен с первым входом блока, второй вход которого соединен с третьим входом элемента И-ИЛИ, с четвертого по шестой входы которого соединены с первым входом блока, третий вход которого соединен с седьмым входом элемента И-ИЛИ. Причинно-следственная связь между совокупностью существенных признаков заявляемого изобретения и достигаемым техническим результатом заключается в следующем. Введение в суммирующее устройство новых элементов, как дополнительная задержка в блок нормализации, блок результата, дополнительные сумматоры в коммутатор порядков, соединенных соответствующим образом, позволяет увеличить точность вычислений в случае ненормализованных чисел по сравнению с прототипом на один разряд за счет нормализации мантиссы результата на два разряда, повысить быстродействие вычислений в два раза за счет использования четвертичной избыточной системы счисления для представления чисел, расширить диапазон обрабатываемых чисел, достигаемый за счет преобразования порядка чисел таким образом, что коррекция порядка результата производится в младшем разряде без распространения переноса в старшие разряды. Это позволяет выдавать порядок результата сразу по вычислении на выход без задержки, а перенос в младшем разряде при коррекции порядка использовать как положительные или отрицательные переполнения. Кроме того, введение дополнительного сумматора в коммутатор порядков позволяет корректно сформировать результат вычислений в виде нормализованной мантиссы и скорректированного порядка, что отсутствует в прототипе, введение блока результата позволяет сформировать сигнал "ОТКАЗ" по положительному переполнению![суммирующее устройство, патент № 2069009](/images/patents/403/2069007/981.gif)
![суммирующее устройство, патент № 2069009](/images/patents/403/2069007/981.gif)
Цифры операндов Х(Х1, X2, X3. Yn) и результата Z(Z1Z2Z3.Zn) для четвертичного кода принимают значения X{0
![суммирующее устройство, патент № 2069009](/images/patents/403/2069006/177.gif)
![суммирующее устройство, патент № 2069009](/images/patents/403/2069006/177.gif)
![суммирующее устройство, патент № 2069009](/images/patents/403/2069006/177.gif)
![суммирующее устройство, патент № 2069009](/images/patents/403/2069006/177.gif)
![суммирующее устройство, патент № 2069009](/images/patents/403/2069006/177.gif)
![суммирующее устройство, патент № 2069009](/images/patents/403/2069006/177.gif)
Суммирующее устройство выполняет операции сложения, вычитания по следующему алгоритму:
![суммирующее устройство, патент № 2069009](/images/patents/403/2069009/2069009-2t.gif)
где Mz мантисса результата Z;
Мх Му мантиссы операндов х, у соответственно;
Пz, Пx, Пу порядки соответственно результата Z, операндов Х, Y;
![суммирующее устройство, патент № 2069009](/images/patents/403/2069009/2069009-3t.gif)
![суммирующее устройство, патент № 2069009](/images/patents/403/2069009/2069009-4t.gif)
П порядок суммы;
М мантисса суммы;
![суммирующее устройство, патент № 2069009](/images/patents/403/2069009/2069009-5t.gif)
Пн, Мн нормализованный порядок и мантисса соответственно. Вычисления выполняются в следующей последовательности: сначала выполняются действия над порядками вычисление разности порядков
![суммирующее устройство, патент № 2069009](/images/patents/403/2069007/948.gif)
Формирование порядка результата
![суммирующее устройство, патент № 2069009](/images/patents/403/2069009/2069009-6t.gif)
где Зн П отрицательное значение знака разности порядков, вычисление мантиссы суммы
![суммирующее устройство, патент № 2069009](/images/patents/403/2069009/2069009-7t.gif)
нормализация мантиссы
![суммирующее устройство, патент № 2069009](/images/patents/403/2069009/2069009-8t.gif)
где МО цифра переполнения мантиссы,
М1 первая цифра мантиссы результата,
М2 вторая цифра мантиссы результата. Коррекция порядка
Пн=П+
![суммирующее устройство, патент № 2069009](/images/patents/403/2069009/916.gif)
![суммирующее устройство, патент № 2069009](/images/patents/403/2069009/2069009-9t.gif)
Реализуется предложенный алгоритм на устройстве следующим образом: на информационные входы 1 и 2 устройства (см. фиг.1) поступают операнды Х и Y последовательными кодами цифра за цифрой. Проходя через задержку 3 и блок 4 элементов И= по сигналу 10 происходит выделение порядков Пх и Пу и мантиссы Мх, Му. Порядки поступают на входы сумматора 6 порядков и коммутатора 7 порядков. На сумматоре 6 порядков вычисляется разность порядков dП в соответствии с алгоритмом:
![суммирующее устройство, патент № 2069009](/images/patents/403/2069009/2069009-10t.gif)
где Si, Pi текущие значения соответственно разности и переноса,
Сi* текущие значения промежуточной разности;
Ci текущее значение цифры разности порядков. C сумматора 6 порядков
![суммирующее устройство, патент № 2069009](/images/patents/403/2069007/948.gif)
![суммирующее устройство, патент № 2069009](/images/patents/403/2069009/2069009-11t.gif)
![суммирующее устройство, патент № 2069009](/images/patents/403/2069007/981.gif)
![суммирующее устройство, патент № 2069009](/images/patents/403/2069007/948.gif)
![суммирующее устройство, патент № 2069009](/images/patents/403/2069009/2069009-12t.gif)
![суммирующее устройство, патент № 2069009](/images/patents/403/2069007/948.gif)
![суммирующее устройство, патент № 2069009](/images/patents/403/2069006/177.gif)
![суммирующее устройство, патент № 2069009](/images/patents/403/2069009/2069009-13t.gif)
![суммирующее устройство, патент № 2069009](/images/patents/403/2069009/2069009-14t.gif)
![суммирующее устройство, патент № 2069009](/images/patents/403/2069009/2069009-15t.gif)
Мантисса с большим порядком поступает на вход сумматора 5 мантисс, а мантисса с меньшим порядком
![суммирующее устройство, патент № 2069009](/images/patents/403/2069009/2069009-16t.gif)
![суммирующее устройство, патент № 2069009](/images/patents/403/2069009/2069009-17t.gif)
![суммирующее устройство, патент № 2069009](/images/patents/403/2069009/2069009-18t.gif)
в соответствии с алгоритмом, аналогичным алгоритму вычисления разности порядков
![суммирующее устройство, патент № 2069009](/images/patents/403/2069007/948.gif)
![суммирующее устройство, патент № 2069009](/images/patents/403/2069007/948.gif)
![суммирующее устройство, патент № 2069009](/images/patents/403/2069009/916.gif)
![суммирующее устройство, патент № 2069009](/images/patents/403/2069009/916.gif)
При прохождении младшего разряда через сумматор 39 на второй вход подается величина П и подсуммируется к порядку. При этом может возникнуть перенос из младшего разряда порядка, которое фиксируется как переполнение порядка. Так, положительный перенос возникает при порядке больше числа 3333 и величине
![суммирующее устройство, патент № 2069009](/images/patents/403/2069009/916.gif)
![суммирующее устройство, патент № 2069009](/images/patents/403/2069009/916.gif)
![суммирующее устройство, патент № 2069009](/images/patents/403/2069007/981.gif)
![суммирующее устройство, патент № 2069009](/images/patents/403/2069009/916.gif)
![суммирующее устройство, патент № 2069009](/images/patents/403/2069007/981.gif)
![суммирующее устройство, патент № 2069009](/images/patents/403/2069007/981.gif)
![суммирующее устройство, патент № 2069009](/images/patents/403/2069007/981.gif)
![суммирующее устройство, патент № 2069009](/images/patents/403/2069007/981.gif)
"ОТКАЗ" формируется по управляющему сигналу 22 при наличии сигнала
![суммирующее устройство, патент № 2069009](/images/patents/403/2069007/981.gif)
Блоки заявляемого суммирующего устройства могут быть реализованы средствами вычислительной техники отечественного производства. Так, например, сумматор мантисс, порядков и сумматоры в составе коммутатора может быть использован последовательный сумматор, описанный в А.С. N 1663610 от 15,03.91, опубликованный в БИ N 26 от 15.04.91. Остальные блоки устройства, в том числе и сумматоры, могут быть реализованы на элементах серий 1531, 1533, 1554. Введение в устройство новых элементов, соединенных соответствующим образом, позволяет, во-первых, повысить быстродействие вычислений. Суммирующее устройство обрабатывает данные с плавающей запятой в n-разрядном формате и в случае применения четвертичного кода для представления чисел это эквивалентно 2n-двоичным разрядам. Таким образом, по сравнению с прототипом быстродействие повышается в два раза. Во-вторых, введение дополнительной задержки в блок нормализации позволяет осуществить нормализацию результата на два разряда в отличие от прототипа, где нормализация производится на один разряд. Это способствует увеличению точности вычислений в случае ненормализованных чисел на один четвертичный разряд по сравнению с прототипом. Например, результат представляет собой после вычислений ненормализованное число:
Z 0032, 00123001301201131. В результате нормализации результат нормализации будет следующим:
Zн 0030, 123001301201131. В-третьих, введение блока результата и дополнительного одноразрядного сумматора в коммутаторе порядков позволяет расширить функциональные возможности устройства, корректно сформировав результат вычислений, т.е. получить скорректированный порядок по результату нормализации мантиссы:
Пн=П+
![суммирующее устройство, патент № 2069009](/images/patents/403/2069009/916.gif)
Кроме того, по положительному
![суммирующее устройство, патент № 2069009](/images/patents/403/2069007/981.gif)
![суммирующее устройство, патент № 2069009](/images/patents/403/2069007/981.gif)
![суммирующее устройство, патент № 2069009](/images/patents/403/2069007/981.gif)
![суммирующее устройство, патент № 2069009](/images/patents/403/2069007/981.gif)
Z -3-3-3-3, 0. В-четвертых, введение дополнительных сумматоров в коммутаторе порядков позволяет исключить ложное переполнение порядка за счет преобразования порядка, что позволяет расширить диапазон обрабатываемых чисел. Порядок обрабатываемых чисел преобразуется таким образом, что в младшем разряде порядка отсутствуют цифры 3, -3, -2. Цифра 3 в младшем разряде порядка возможна только в случае, когда все предыдущие цифры 3, а цифры -3 и -2 в младшем разряде могут быть, когда все предыдущие цифры -3. Такое преобразование порядка позволяет выполнить коррекцию порядка в младшем разряде, не заботясь о том, что при коррекции может возникнуть перенос из младшего разряда в сторону старших. Это позволяет выдавать порядок результата на выход устройства сразу по мере его вычисления без задержки, а в случае переноса из младшего разряда фиксируется переполнения порядка. Причем положительный перенос возникает при порядке результата, равном -3-3-3-3, и коррекции порядка, равной DП=1. А отрицательный перенос может возникнуть в двух случаях, когда порядок равен -3-3-3-3 и
![суммирующее устройство, патент № 2069009](/images/patents/403/2069009/916.gif)
![суммирующее устройство, патент № 2069009](/images/patents/403/2069007/981.gif)
![суммирующее устройство, патент № 2069009](/images/patents/403/2069007/981.gif)
![суммирующее устройство, патент № 2069009](/images/patents/403/2069009/916.gif)
Класс G06F7/49 для вычислений, выполняемых над числами с основанием, отличным от 2, 8, 16 или 10, например с троичным отрицательным или мнимым основаниями, комплексными основаниями