цифровой дискриминатор

Формула изобретения

Цифровой дискриминатор, содержащий первый счетчик, схему сравнения, второй счетчик, дешифратор, элемент задержки и группу триггеров по количеству выходов дешифратора, при этом информационный вход дискриминатора соединен с информационным входом первого счетчика, выходы которого подключены к соответствующим входам первой группы входов схемы сравнения, выход которой соединен с входом установки в нулевое состояние первого счетчика и с информационным входом второго счетчика, выходы которого соединены с входами дешифратора, каждый выход которого соединен с входом установки в единицу и информационным входом соответствующего триггера группы, выходы триггеров являются выходами цифрового дискриминатора, а синхровходы соединены с выходом элемента задержки, вход которого подключен к выходу схемы сравнения, отличающийся тем, что выходы дешифратора подключены к соответствующим входам второй группы входов схемы сравнения.

Описание изобретения к патенту

Изобретение относится к информационно-измерительной и вычислительной технике и может найти применение в системах регистрации и обработки импульсных сигналов, при построении функциональных генераторов и цифровых анализаторов спектра.

Известен многоканальный цифровой дискриминатор, содержащий блок счетчиков исследуемой величины, переключатели уровней и блоки сравнения по числу уровней дискриминации, триггеры и блоки совпадения по числу каналов дискриминатора (авт.св. N 591854, МКЛ. G 06 F 7/00, 1975). Это устройство позволяет дискриминировать анализируемую величину по ряду уровней дискриминации, но оно построено путем составления из одноканальных дискриминаторов. Такое решение требует большого объема оборудования.

Наиболее близким по технической сущности к предлагаемому является цифровой дискриминатор, содержащий первый счетчик, схему сравнения, n переключателей уровней дискриминации, коммутатор, второй счетчик, дешифратор, элемент задержки и группу триггеров по количеству выходов дешифратора (авт. св. N 1585791, МКЛ. G 06 F 7/00, 1990).

В известном устройстве информационный вход дискриминатора соединен с информационным входом первого счетчика, выходы которого подключены к соответствующим входам первой группы входов схемы сравнения, выход которой соединен с входом установки в нулевое состояние первого счетчика и с информационным входом второго счетчика, выходы которого подключены к управляющим входам коммутатора, выходы последнего подключены к соответствующим входам второй группы входов схемы сравнения, а выходы каждого i-го переключателя уровней дискриминации соединены с соответствующими информационными входами i-й группы входов коммутатора, выходы второго счетчика соединены с входами дешифратора, каждый выход которого соединен с входом установки в 1 и информационным входом соответствующего триггера группы, выходы триггеров группы являются выходами цифрового дискриминатора, а синхровходы соединены с выходом элемента задержки, вход которого подключен к выходу схемы сравнения.

Недостатком известного устройства является сложность технической реализации, обусловленная наличием в этом устройстве больших аппаратурных затрат.

При этом решение задачи формирования последовательности сигналов, например, из ряда 2ⁿ, где n=0,1,2. приводит к необходимости использования, в частности возрастающего при увеличении числа уровней дискриминации, количества переключателей уровней.

Целью изобретения является упрощение устройства.

Изобретение поясняется чертежом.

Цифровой дискриминатор содержит информационный вход 1, счетчик 2, схему 3 сравнения, выходной счетчик 4, дешифратор 5, элемент 6 задержки, группу триггеров 7", 7".7ⁿ, выходы 8 и дополнительные выходы 9 цифрового дискриминатора.

Устройство работает следующим образом.

В исходный момент счетчики 2 и 4 обнулены, триггеры 7 также установлены в нулевое состояние.

Нулевое состояние счетчика 4 соответствует подключению ко второй группе сходов сравнения 3 исходной кодовой комбинации, получаемой при этом на выходах дешифратора 5.

Рассмотрим случай использования в качестве дешифратора 5 кодирующего устройства, преобразующего двоичный код в унитарный, когда из всех выходов дешифратора активный уровень имеется только на одном, а именно на том, номер которого равен поданному на вход двоичному числу.

При этом с целью исключения возможности возбуждения в исходный момент выхода триггера 7 должна осуществляться блокировка включения этого триггера до момента начального пуска системы.

Эта блокировка может быть реализована различными способами, в частности подачей соответствующего сигнала на управляющий вход дешифратора 5 (например, входы W_o, W₁ дешифратора к 155 ИДЗ).

При пуске системы осуществляется снятие сигнала блокировки, триггер 7 включается и преобразованная исследуемая величина в виде унитарного кода по информационному входу 1 подается на информационный вход счетчика 2.

При равенстве кодов на выходах разрядов счетчика 2 и выходах разрядов дешифратора 5, определяемого активным состоянием соответствующего выхода дешифратора 5, на выходе схемы 3 сравнения формируется сигнал равенства, означающий достижение первого уровня дискриминации. Этот сигнал устанавливает счетчик 2 в "0" и изменяет состояние счетчика 4.

Новое содержимое счетчика 4 соответствует активному состоянию следующего выхода дешифратора 5 (первый выход дешифратора 5 возвращается в нулевое состояние).

При этом взводится триггер 7", а триггер 7 продолжает сохранять свое включенное состояние. Унитарный код при этом продолжает поступать на вход счетчика 2, а сигнал с выхода схемы 3 сравнения, задержанный с помощью элемента 6 задержки, поступает на С-входы триггеров 7.

При этом триггер 7 переводится в нулевое состояние, завершая формирование временного интервала, длительность которого определяется значением кода в соответствии с активным состоянием определенного выхода дешифратора 5.

К концу преобразования исследуемой величины на выходе счетчика 4, подключенном к выходу устройства 9, формируется код числа уровней дискриминации, которых достигла исследуемая величины.

Значение каждого уровня дискриминации определяется кодом, формируемым при переводе в активное состояние соответствующего выхода дешифратора 5.

Таким образом, осуществляется последовательное включение выходов 8 с триггеров 7, при этом время срабатывания каждого триггера определяется соотношением 2ⁿ, где n 0,1,2.

При этом включение очередного выхода не приводит к выключению предшествующего выхода.

Сохранение включенного состояния предшествующей выходной шины продолжается в течение интервала времени, определяемого элементом 6 задержки. Длительность этого интервала выбирается в соответствии с конфигурацией системы и параметрами соответствующих исполнительных устройств.

Вместе с тем, следует отметить, что в случае использования в качестве дешифратора кодирующего устройства, преобразующего входной код в выходной по иному закону, чем описанный выше, устройство обеспечивает возможность реализации широкого спектра преобразователей.

При этом в качестве дешифратора 5 может использоваться, например, программирующая логическая матрица (ПЛМ).

Устройство может также применяться в системах обработки сигналов, изменяющих в широком динамическом диапазоне, например, в системах амплитудной компрессии калориметрических сигналов при импульсных тепловыделениях.