буферное запоминающее устройство

Формула изобретения

1. Буферное запоминающее устройство, содержащее коммутатор и накопитель информации, причем группы информационных и управляющих входов устройства подключены к одноименным входам коммутатора, первая и вторая группы выходов которого являются группами информационных и управляющих выходов устройства, вход управления считыванием которого соединен с тактовым входом накопителя информации, отличающееся тем, что устройство дополнительно содержит N каналов передачи данных, причем в состав каждого канала входят узел готовности и m узлов коммутации, при этом входы записываемой информации, вход готовности и вход приоритета i-го канала передачи данных (где i 1, 2, N) соединены с одноименными выходами коммутатора, i-й информационный вход и i-й управляющий вход которого соединены с выходом считываемой информации и выходом готовности i-го канала передачи данных соответственно, установочный вход которого соединен с i-м установочным входом накопителя информации и одноименным выходом коммутатора, при этом в i-м канале передачи данных вход записываемой информации является первым информационным входом первого узла коммутации, информационный выход которого через последовательно соединенные m узлов коммутации соединен с выходом считываемой информации i-го канала передачи данных, j-я группа информационных входов которого является вторым информационным входом j-го узла коммутации и соединена с j-м информационным выходом i-й группы выходов накопителя информации (j 1, 2, m), j-й информационный вход этой группы входов накопителя информации соединен с группой информационных выходов j-го узла коммутации, вход приоритета i-го канала передачи данных является входом приоритета всех m узлов коммутации, выход готовности и вход готовности i-го канала передачи данных является одноименными выходом и входом узла готовности, причем j-й вход готовности и j-й выход считывания первых групп входов и выходов узла готовности соединены с одноименными входом и выходом соответственно i-го канала передачи данных, которые подключены соответственно к j-му выходу готовности и j-му входу считывания i-й группы выходов и входов накопителя информации, j-й вход блокировки данной группы входов которого соединен с одноименными выходом i-го канала передачи данных, в котором подключен к выходу блокировки j-го узла коммутации, первый управляющий вход вход признака запрета которого является j-м выходом второй группы выходов узла готовности i-го канала передачи данных, j-й управляющий вход которого подключен к j-му управляющему выходу i-й группы выходов накопителя информации, а также является j-м входом второй группы входов входов запрета сигнала считывания узла готовности, вторым управляющим входом входом признака блокирования, j-го узла коммутации и третьим управляющим входом входом признака очередности (j 1)-го узла коммутации, при этом третий управляющий вход j-го узла коммутации соединен с (j+1)-м управляющим входом i-го канала передачи данных, установочный вход которого является четвертым управляющим входом всех m узлов коммутации, j-й сигнальный выход накопителя информации соединен с j-ми входами признаков сигнала готовности узлов готовности всех каналов передачи данных.

2. Накопитель информации, содержащий m блоков приема и передачи информации, отличающийся тем, что каждый из блоков приема и передачи информации содержит N узлов связи с каналами, узел признаков каналов, входной и выходной коммутаторы, узел информационных разрядов и узел управления считыванием, при этом N групп информационных входов и выходов накопителя информации являются соответственно информационными входами и выходами соответствующих блоков приема и передачи информации, в которых через входные и выходные коммутаторы соединены с входами и выходами соответственно узла информационных разрядов, выход признака сообщения которого соединен с управляющим входом входного коммутатора, N информационных входов блоков приема и передачи информации соединены также с входами узлов признаков каналов всех блоков приема и передачи информации, причем i-й установочный вход накопителя информации в j-м блоке приема и передачи информации соединен с одноименным входом i-го узла связи с каналом, вход считывания и вход блокирования, а также выход готовности и первый управляющий выход которого является одноименными входами и выходами j-го блока приема и передачи информации, которые подключены соответственно к j-м входу считывания и входу блокировки, а также к j-м выходу готовности и управляющему выходу i-й группы входов и выходов накопителя информации, тактовый вход которого является тактовыми входами узлов управления считыванием всех блоков приема и передачи информации, управляющие входы узлов связи с каналами подключены к N управляющим выходам узла признаков каналов, при этом выход узла управления считыванием в каждом блоке приема и передачи информации соединен с входами считывания узла информационных разрядов и узла признаков каналов, сигнальный выход которого является сигнальным выходом соответствующего блока приема и передачи информации и соединен с одноименным выходом накопителя информации, причем управляющие входы выходного коммутатора в каждом блоке приема и передачи информации соединены с первыми управляющими выходами всех N узлов связи с каналами, входы узла управления считыванием соединены с вторыми управляющими выходами всех узлов связи с каналами в каждом блоке приема и передачи информации.

Описание изобретения к патенту

На фиг. 1 показана структурная схема буферного запоминающего устройства, где коммутатор 1, накопитель информации 2, "N" каналов передачи данных 3. Все каналы 3 идентичны и имеют одноименные входы и выходы.

Причем входы 4 записываемой информации и выходы 5 считываемой информации каждого канала 3 передачи данных соединены соответственно с информационными выходами и входами коммутатора 1, управляющие входы которого соединены с выходами готовности 6 каналов передачи данных 3, входы 7 готовности и входы 8 приоритета которых соединены с одноименными выходами коммутатора 1, при этом группы управляющих входов 9 1, выходов 9 2 и группы информационных входов 10, выходов 11 устройства являются одноименными входами и выходами коммутатора 1, группа установочных выходов 12 которого подключена к установочным входам соответствующих каналов 3 передачи данных и к установочным входам соответствующих групп входов накопителя 2 информации, в котором первая группа информационных и управляющих входов и выходов, содержащая группы информационных входов 13 и выходов 14, группы входов считывания 15 и блокировки 16, группы выходов готовности 17 и управляющих 18 выходов, соединена с одноименными группами выходов и входов первого канала передачи данных 3 1, группа сигнальных входов 19 которого соединена с одноименными группами входов остальных каналов 3 2, 3 N передачи данных и подключена к группе сигнальных выходов накопителя 2 информации.

Вторая группа входов и выходов накопителя 2 информации соединена соответственные с группами информационных выходов 20 и входов 21, с группами выходов считывания 22 и блокировки 23, с группами входов готовности 24 и управляющих входов 25, второго 3 2 канала передачи данных, при этом тактовый вход 26 накопителя 2 информации является входом управления считыванием устройства.

Функциональная схема канала 3 передачи данных приведена на фиг. 2, где накопитель информации 2, первый и второй 3 1, 3 2 каналы передачи данных, узел готовности 27, узлы коммутации 28, элементы ИЛИ 29, запрета 30, И 31, инвертор 32, блоки 33 приема и передачи информации. Все узлы 28 коммутации идентичны и имеют одноименные входы и выходы.

При этом в первом канале 3 1 передачи данных вход 4 1 записываемой информации является первым информационным входом первого 28 3 узла коммутации, первый информационный выход 34 которого через последовательно соединенные узлы коммутации 28 2, 28 1 соединен с выходом 5 1 считываемой информации первого канала 3 1 передачи данных, причем вторые группы информационных входов 14 2 и выходов 13 2 этого канала 3 1 являются вторыми информационными входами и выходом второго 28 2 узла коммутации и соединены с вторыми информационными выходом и входом первой группы выходов и входов накопителя 2 информации, вторые выход 17 2 готовности и вход 15 2 считывания этой группы выходов и входов накопителя 2 соединены соответственно с вторыми входом и выходом первых групп входов и выходов узла 27 готовности, второй выход 35 2 второй группы выходов которого соединен с первым управляющим входом входом признака запрета второго 28 2 узла коммутации, выход блокировки 16 2 которого соединен с вторым выходом второй группы управляющих выходов канала 3 1, который подключен к второму входу блокировки первой группы входов накопителя 2 информации, при этом второй управляющий выход 18 2 этой группы выходов накопителя 2 подключен к второму входу второй группы входов первого 3 1 канала передачи данных, который является вторым входом второй группы входов входов запрета сигналов считывания узла 27 готовности, вторым управляющим входом входом признака блокирования второго 28 2 узла коммутации и третьим управляющим входом входом признака очередности в первом узле 28 3 коммутации, причем третий управляющий вход второго 28 -2 узла коммутации соединен с третьим входом 18 1 второй группы управляющих входов первого канала 3 1 передачи данных, второй сигнальный вход 19 2 которого подключен к второму сигнальному выходу накопителя 2 информации и соединен с вторым сигнальным входом третьей группы входов входов признака сигнала готовности узла 27 готовности, при этом вход приоритета 8 1 и установочный вход 12 1 первого канала 3 1 передачи данных соединен соответственно с входами приоритета и установочными входами всех узлов 28 коммутации.

Рассмотрим работу устройства, см. фиг. 1, 2, 3.

В исходном состоянии в узлах 28 входы 34 соединены с 34 выходами, все элементы в нулевом положении и на их выходах сигналов нет, кроме инвертора 32, сигнал с выхода 35 1 которого поступает на вход элемента и 31 1 и вход узла 28 1, в котором вход 34 переключается с выхода 5 -1 на выход 13 1, при этом вход 4 1 канала передачи данных 3 1 соединяется с выходом 13 1. В канале 3 2 вход 4 2 аналогично соединяется с выходом 20 3. В накопителе 2 информации все группы управляющих входов и выходов запрещены, кроме установочных входов.

Для передачи по первому каналу 3 1 устройство формирует первый установочный сигнал, который удерживается до окончания работы канала. Этот сигнал поступает на вход 9 1 коммутатора 1, в котором разрешаются выход 4 - 1 и вход 5 1, а также передается на выход 12 1, с которого поступает на установочные входы узлов 28 коммутации первого канала 3 1, в которых разрешаются входы 14, и на установочный вход накопителя 2 информации, в котором размещается первая группа управляющих входов и выходов. При этом на выходах 17 блоков 33 приема и передачи информации формируются сигналы готовности, которые в узле 27 готовности канала 3 1 поступают через элементы ИЛИ 29, запрета 30 на входы 15 считывания предшествующих блоков 33 в накопителе 2, а также на выход 6 1 готовности узла 27, с которого сигнал готовности поступает через коммутатор 1 на выход 9 2. В ответ устройство на вход 10 1 коммутатора 1 подает сообщение (байт данных), которое с выхода 4 - 1 поступает в канал 3 1 и через узлы 28 3, 28 2 передается на вход узла 28 1. Если устройство готово принять сообщение, то на вход 9 1 коммутатора 1 подается сигнал готовности, который поступает на вход 7 1 узла 27 в канале 3 1. При этом снимается сигнал с выхода 35 -1 инвертора 32 и в узле коммутации 28 1 вход 34 соединяется с выходом 5 1/34/, поэтому сообщение со входа узла 28 1 поступает на выход 5 1 и через коммутатор 1 передается на вход 11 1 устройства, сигнал готовности с входом 9 1 коммутатора 1 и 7 1 канала 3 1 снимается и по готовности подается вновь.

Если сигнал готовности на вход 7 1 поступает до подачи на вход 26 тактового сигнала, то следующее сообщение тоже поступает со входа 4 1 на выход 5 1 без записи в накопитель 2, т.е.реализуется прямая передача данных по каналу 3.

В том случае, когда сигнала готовности на входе 7 1 узла 27 нет, то сообщение со входа узла 28 1 передается на выход 13 1 и запоминается в блоке 33 1. При этом блокируются управляющие входы и выходы, соединяющие этот блок приема и передачи информации 33 1 с остальными каналами 3 2 передачи данных, кроме выхода 19 1, сигнал с которого подается во все каналы 3. Причем в блоке 33 1 кроме того снимается сигнал готовности с выхода 17 - 1 и формируется управляющий сигнал на выходе 18 1. Этот сигнал поступает на второй управляющий вход узла 28 1, как признак блокирования, на третий управляющий вход узла 28 2, как признак соблюдения очередности считывания сообщений данного массива информации, в котором вход 34 переключается с выхода 34 на выход 13 2, на вход второй группы входов узла готовности 27, запрещая элемент запрета 30 1, который запрещает передачу сигнала готовности на вход элемента ИЛИ 29 2 и сигнала считывания на вход 15 2 блока 33 2. После этого сообщение в массиве данных, передаваемое по данному каналу, не может "обогнать" то, которое поступило в канал раньше. Поэтому следующее сообщение со входа 4 1 через узлы 28 3, 28 2 поступает на вход 13 2 блока 33 2 и запоминается.

Сигнал готовности с выхода 17 2 снимается, и формируются сигнал на выходе 19 2 и управляющий сигнал на выходе 18 2, с которого подается на второй управляющий вход узла 28 2, на третий управляющий вход узла 28 3, в котором вход 34 переключается на выход 13 3, на вход элемента запрета 30 2 и запрещает его.

Так производится запись сообщений в накопитель 2 информации.

В случае, когда все блоки 33 в накопителе 2 будут заняты, сигнал готовности с выхода 6 1 канала 3 1 снимается и подача сообщений на вход 4 1 прекращается.

Для считывания информации на вход 7 1 готовности подается сигнал, который через элемент ИЛИ 29 1 поступает на вход запрещенного элемента запрета 30 1, и на вход 15 1 считывания блока 33 1. Кроме того сигнал со входа 7 1 поступает на вход инвертора 32, с выхода 35-1 которого сигнал снимается, в узле 28 1 при этом вход 34 переключается на выход 5 1.

В этом случае при поступлении тактового сигнала на вход 26 сообщение с выхода 14 1 блока 33 1 через узел 28 1 поступает на выход 5 1, сигнал готовности входа 7 1 снимается и по готовности вновь поступает.

В блоке 33 1 приема и передачи информации снимаются сигналы с выходов 19 1, 18 1, поэтому вход 34 узла 28 2 переключается на выход 34, разрешается элемент запрета 30 1 и формируется сигнал на выходе 17 1 готовности, поступающий через элементы ИЛИ 29 1, запрета 30 1, ИЛИ 29 2 на вход запрещенного элемента запрета 30 2, а также на вход 15 2 считывания блока 33 2.

Если нет сигнала готовности на входе 7 1, то сигнал с выхода 35 1 инвертора 32 поступает в узел 28 1 и соединяет вход 34 с выходом 13 1. Поэтому при поступлении тактового сигнала на вход 26 бока 33 2 сообщение с его выхода 14 2 через узлы 28 2, 28 1 подается на вход 13 1 блока 33 - 1, в котором снимается сигнал с выхода готовности 17 1 и формируются на выходах 19 1, 18 1.

Если есть сигнал готовности на входе 7 1, то нет сигнала на входе 35 - 1 узла 28 1, и его вход 34 соединяется с выходом 5 1, при этом на входе 15 2 блока 33 2 блока 33 2 есть сигнал считывания, поэтому тактовый сигнал на входе 26 считывает сообщение из блока 33 2, которое с выхода 14 2 через узлы 28 2, 28 1 поступает на выход 5 1 канала 3 1, сигнал со входа 7 - 1 снимается.

В этом случае блоки 33 1, 33 2 свободны, и на их выходах готовности 17 1, 17 2 имеются сигналы, поступающие через элементы ИЛИ 29 1, запрета 30 1 на запрещенный (т.к. в нем нет сообщения) вход 15 2 считывания блока 33 2, и вход элемента ИЛИ 29 2, на второй вход которого поступает сигнал с выхода 17 2 блока 33 2. Сигнал с выхода элемента ИЛИ 29 2 через разрешенный элемент запрета 30 2 поступает на вход 15 3 считывания блока 33 m и через элемент ИЛИ 29 3 на вход запрещенного элемента 30 3 запрета. Поэтому сигнал на входе 26 считывает сообщение из блока 33 m, которое проходит вход 14 3, узлы 28 3, 28 2, 28 1 и поступает на вход 13 1 блока 33 1, сигнал готовности с выхода 17 1 снимается и формируются сигналы на выходах 19 1, поступающий в канал 3 2 и в узел 27 канала 3 1, и 18 1, поступающий на второй управляющий вход вход признака блокирования узла 28 1, на входы узлов 27 и 28 2. В блоке 33 m снимаются сигналы с выходов 18 3, 19 3 и формируется сигнал на выходе 17 3 готовности, поступающий на выход 6 1 готовности канала 3 1. Подача сообщений на вход 4 1 продолжается.

Допустим, что в это время на вход 8 1 канала 3 1 поступает сигнал (например, код 10) на приоритетную передачу данных, который подается на входы всех узлов 28, причем он запоминается только в узле 28 1, т.к. на его входе 18 1 имеется признак блокирования, и сохраняется до его сброса. Поэтому на выходе 16 1 узла 28 1 формируется сигнал блокировки, поступающий в блок 33 1, в котором запрещаются все управляющие входы и выходы, кроме выхода 19 1, соединяющие его с каналом 3 1. Сигнал с выхода 18 1 снимается. Приоритетные сообщения поступают на вход 4 1, и если на входе 7 1 имеется сигнал готовности, то сообщение через узды 28 передается на выход 5 1, при этом сигнал с входа 7 1 снимается и формируется на выходе 35 1 инвертора 32, с которого поступает на вход элемента И 31 1 и, т.к. на его входе 19 1 имеется сигнал, то на выходе элемента И 31 1 формируется сигнал, поступающий на вход 35 2 узла 28 2, в котором вход 34 переключается на выход 13 2. Поэтому следующее сообщение записывается в блок 33 2, с выхода 17 2 которого сигнал снимается и формируются сигналы на выходах 18 1, 19 2.

После передачи приоритетной информации на вход 8 1 подается сигнал (например, код 01) на снятие приоритета, который в узле 28 1 снимает сигнал блокировки с выхода 16 1, при этом на управляющий выход 18 1 блока 33 1 поступает сигнал. Передача прерванного массива данных продолжается.

Одновременная передача нескольких потоков данных.

Допустим, что на установочные входы 12-1,12-2 каналов 3-1,3-2 передачи данных и накопителя 2 информации поступают сигналы, при этом в каналах 3 разрешаются входы 14 и 21 вторые информационные, а в накопителе 2 первая и вторая группа управляющих входов и выходов, причем на выходах 17 и 24 блоков 33 формируются сигналы готовности, которые через узлы 27 в каналах 3-1,3-2 подаются на входы 15,22 считывания предшествующих блоков 33 и на выходы готовности 6-1,6-2 соответственно.

В ответ на входы 4-1,4-2 поступают сообщения, которые по каналу 3-1 через узлы 28 записываются в блок 33-1, а по каналу 3-2 в блок 33-m.

В этом случае блок 33-1 блокирует управляющие входы и выходы 12-2,22-1,23-1,24-1,25-1, т.е. отключает его от канала 3-2.

Блок 33-m блокирует входы и выходы 12-1,15-3,16-3,17-3,18-3, соединяющие его с каналом 3-1. Кроме того снимаются сигналы готовности с выходов 17-1 и 24-3, и формируются сигналы на выходах 19-1, 19-3 поступающие в каналы 3-1,3-2, и на выходах 18-1,25-3, поступающие соответственно в канал 3-1 и в канал 3-2.

В блоке 33-2 нет сообщения, поэтому на его выходах готовности 17-2,24-2 имеются сигналы, поступающие на выходы готовности 6-1,6-2 каналов 3-1,3-2. Сообщение по любому каналу может его занять.

Если на входах 7-1,7-2 готовности имеются сигналы, то тактовый сигнал на входе 26 считывает сообщение из блока 33-1 и, с некоторой задержкой, из блока 33-m, которые поступают на выход 5-1 канала 3-1 и 5-2 канала 3-2.

Предположим, что к накопителю 2 подключен третий канал 3-3 передачи данных, причем выход канала соединен с блоком 33-1, т.е. аналогично первому. Допустим также, что блок 33-1 занят сообщением, поступившим по второму каналу 3-2, блок 33-2 занят первым каналом 3-1, блок 33-m занят третьим каналом, на входах 7-1,7-2,7-3 имеются сигналы готовности принять эти сообщения.

В заданных условиях подача тактового сигнала на вход 26 приводит к следующей очередности выдачи информации: сообщение из блока 33-2 по каналу 3-1 через узлы 28-2,28-1 подается на выход 5-1, затем считывается сообщение из блока 33-1, которое по каналу 3-2 передается на выход 5-2, после этого считывается сообщение из блока 33-m, которое по третьему каналу поступает на его выход считываемой информации 5-3.

Такое решение обеспечивает:

1. Высокую производительность, т.к. по каналам передачи данных одновременно передается "N" потоков информации, причем для ее временного хранения используются элементы памяти общего накопителя информации, при этом производительность возрастет в "N" раз.

2. Большие демпфирующие возможности, т.к. скорость передачи данных в буферном запоминающем устройстве изменяется в широких пределах. Во-первых, в каждом канале передачи данных она изменяется плавно, от скорости при последовательной перезаписи информации между блоками приема и передачи и ее считывание из выходного блока, до скорости считывания информации из любого блока приема и передачи, и ее передаче на выход канала, минуя свободные и занятые другими каналами, блоки приема и передачи информации, при этом скорость выдачи информации возрастает в 2-3 раза. Во-вторых, скорость передачи данных возрастает в "N" раз при передачи массива данных по "N" каналам параллельно.

3. Сокращение времени движения информации от входа к выходу устройства, т.е. блоки приема и передачи информации в накопителе

заполняются информацией начиная с выходного для данного канала, что исключает избыточную перезапись информации между блоками приема и передачи и сокращает время движения массива данных в устройстве.

4. Повышение эффективности использования блоков приема и передачи информации в накопителе путем оперативного перераспределения свободных блоков между потоками информации, которые передаются по разным каналам, и перезаписью информации, минуя блоки приема и передачи, занятые другими каналами передачи данных.

На фиг. 3 приведена схема узла 28-2 коммутации, где элементы запрета 36, ИЛИ 37, И 38, триггер 39. Первый информационный вход 34/4-1/ через группы элементов запрета 36, ИЛИ 37-1 соединен с первым информационным выходом 34 /5-1/, а также через группу элементов И 38-1 с вторым информационным выходом 13-2 узла, четвертый управляющий вход 12-1 которого соединен с управляющим входом второй группы элементов И 38-2, информационный вход которой является вторым информационным входом 14-2 узла, а информационный выход соединен с вторыми входами группы элементов ИЛИ 37-1, кроме того первый 35-2 и третий 18-1 управляющие входы узла соединены с входами элемента 37-2, выход которого соединен с управляющими входом первой группы элементов И 38-1 и входом запрета группы элементов запрета 36, причем вход приоритета 8-1 одной линией соединен с первым входом элемента И 38-3, а другой с входом сброса триггера 39, выход 16-2 которого является выходом блокировки узла, второй управляющий вход 18-2 которого является вторым входом элемента И 38-3, выход которого соединен с входом триггера 39.

Функциональная схема блока 33 приема и передачи информации приведена на фиг. 4, где узел информационных разрядов 40, коммутаторы 41, узел признаков каналов 42, узел управления считыванием 43, "N" узлов связи с каналами 44, триггеры 45, элементы ИЛИ 46, И 47, запрета 48, задержки 49.

При этом "N" групп информационных входов 13,20,50 и выходов 14,21,51 накопителя 2 информации являются соответственно информационными входами и выходами каждого блока приема и передачи информации, в котором через входной 41-1 и выходной 41-2 коммутаторы соединены с входом и выходом соответственно узла 40 информационных разрядов, выход 52 признака сообщения которого соединен с управляющим входом входного 41-1 коммутатора, "N" информационных входов 13,20,50 блока соединены также с входами узла 42 признаков каналов, выходы 53 которого соединены с управляющими входами всех "N" узлов 44 связи с каналами, установочные входы 12-1,12-2,12-N которых являются соответствующими установочными входами блока и соединены с аналогичными входами накопителя информации, причем группы управляющих входов считывания 15-2,22-2,58, блокировки 16-2,23-2,59 и выходов готовности 17-2,24-2,57, управляющих выходов 18-2,25-2,56 блока являются одноименными входами и выходами соответствующих групп входов и выходов накопителя информации и подключены к входам считывания, блокировки и выходам готовности, первым управляющим выходам узлов 44-1,44-2,44-N соответственно, вторые управляющие выходы 54-1,54-2,54-3 которых соединены с входами узла 43 управления считыванием, выход 55 которого соединен с входами считывания узла 40 информационных разрядов и узла 42 признаков каналов, сигнальный выход 19-2 которого является сигнальным выходом блока и подключен к соответствующему сигнальному выходу накопителя информации, тактовый вход которого является одноименным

входом блока и соединен с тактовыми входом 26 узла 43 управления считыванием, управляющие входы выходного коммутатора 41-2 соединен с первыми управляющими выходами 18-2,25-2,56 всех узлов 44 связи с каналами.

Рассмотрим работу блока приема и передачи информации.

В исходном положении информационные входы 13-2,20-2,50 коммутатора 41-1 разрешены, в выходном коммутаторе 41-2 информационные выходы 14-2,21-2,51 запрещены. Остальные элементы узлов в нулевом состоянии, и на их выходах сигналов нет. При подаче установочных сигналов на входы 12 узлов 44-1,44-2,44-N связи с каналами эти сигналы в каждом узле 44 проходят через элементы запрета 48-2 на входы элементов И 47-2 и разрешают их, а также через элементы запрета 48-1 на выходы готовности 17-2,24-2,57.

Допустим, что по первому каналу передачи данных сообщение поступает на вход 13-2 коммутатора 41-1, при этом запрещаются входы 20-2,50, и сообщение с выхода коммутатора записывается в узел 40, на выходе 52 которого формируется сигнал, поступающий в коммутатор 41-1, в котором запрещаются все входы. Этот запрет удерживается до считывания сообщения из узла 40. Кроме того сообщение или его признак со входа 13-2 поступает в коммутатор 41-3 узла 42 признаков каналов и через элемент 48-5 запрета поступает:

через элементы ИЛИ 46-7,46-8 на входы запрета элементов 48-3,48-4 и запрещает их;

через элемент ИЛИ 46-1 на выход 53-1, с которого через элемент ИЛИ 46-4 поступает на сигнальный выход 19-2 блока, а также через элементы ИЛИ 46-7,46-8,46-9 на входы элементов запрета 48-3,48-4,48-5 и запрещает их;

на вход триггера 45-1, который перебрасывается, и сигнал с его выхода через элемент ИЛИ 46-1 поступает на выход 53-1 узла 42. Это говорит о том, что блок принял сообщение по первому каналу.

Сигнал с выхода 53-1 поступает:

на вторые управляющие входы узлов 44-2,44-N, в которых запрещаются вторые и "N-е" выходы и входы блока, сигналы готовности с их выходов 24-2,57 снимаются;

на первый управляющий вход узла 44-1, в котором поступает на вход запрета элемента 48-1, с выхода 17-2 которого сигнал готовности снимается, а также на второй вход элемента И 47-2, на выходе которого формируется сигнал, поступающий на управляющий выход 18-2 блока, на вход коммутатора 41-2, в котором разрешается выход 14-2, и на вход элемента И 47-1 и разрешает его, т.е. разрешается вход 15-2 считывания.

Если в этих условиях на вход 16-2 поступает сигнал блокировки, то этот сигнал через элемент ИЛИ 46-6 запрещает элемент 48-2 запрета, при этом установочный 12-1 сигнал с его выхода снимается и запрещается первая группа управляющих входов-выходов блока, сигнал с выхода 18-2 снимается.

После снятия сигнала со входа 16-2 блокировки на выходе 18-2 элемента И 47-2 вновь формируется сигнал, разрешается вход 15-2 считывания, блок готов передать записанное в узле 40 сообщение, т.е. восстановить передачу прерванного массива данных.

При подаче на вход 15-2 сигнала разрешения считывания сигнал проходит через элементы И 47-1 на вход 54-1 узла 43 управления считыванием и поступает на вход элемента И 47-3, который разрешается. Тактовый сигнал со входа 26 узла 43 через элемент И 47-3, ИЛИ 46-5 поступает на вход 55 считывания узла 40, на выход которого подается сообщение, которое через коммутатор 41-2 поступает на выход 14-2, при этом снимается сигнал с выхода 52 и коммутатор 41-1 разрешается. Сигнал с выхода 55 узла 43 поступает также в узел 42 на входы сброса триггеров 45, при этом снимаются сигналы с выходов 53,19-2. После чего снимается сигнал с выхода 18-2 и формируется сигнал готовности на выходах 17-2,24-2,57 узлов 44. Блок готов к приему очередных сообщений по любому из каналов.

Допустим, что следующее сообщение поступает из канала 3-N на вход 50 блока, при этом в узле 42 сигнал формируется на выходе элемента запрета 48-3 и поступает на входы элемента ИЛИ 46-3 и триггера 45-N, сигнал с выхода которого также подается на вход элемента ИЛИ 46-3. В этом случае сигнал формируется на выходе 53-3 узла 42 и поступает:

на третьи входы узлов 44-1,44-2, в которых через элементы ИЛИ 46-6 запрещаются элементы запрета 48-2, т.е. снимаются установочные сигналы на входах 12-1,12-2, при этом запрещаются первая и вторая группы управляющих входов-выходов блока;

на первый управляющий вход узла 44-N, в котором снимается сигнал готовности с выхода 57 и формируется управляющий сигнал на выходе 56, с которого поступает на выход блока и на вход коммутатора 41-2, в котором разрешается выход 51, а также разрешается вход 58 считывания.

Поэтому, при подаче на вход 26 тактового сигнала, сообщение из узла 40 поступает на выход 51 блока и передается в канал 3-N.

Положительный эффект

1. Широкая область применения.

В буферном запоминающем устройстве временно хранятся и передаются n-разрядные сообщения.

При n= 1 устройство может применяться в общественных вычислительных сетях, управление информационными каналами в которых задается бит-ориентированными процедурами, например, протоколом NDLC, утвержденным МККТТ.

При очень высоких скоростях передачи данных в вычислительных сетях применяются байт-ориентированные процедуры управления, например, протокол BSC. Предлагаемое решение обеспечивает параллельную n-разрядную передачу информации.

2. Высокая производительность и эффективность.

В устройстве реализуется одновременная передача "N" потоков информации. Причем для временного хранения сообщений используется общий накопитель информации. Производительность возрастает в "N" раз.

3. Большие демпфирующие (буферизирующие) возможности.

В каждом из каналов передачи данных предусматривается передача сообщений на выход устройства с любого уровня удаления от выхода, минуя свободные и занятые другими каналами блоки приема и передачи информации, а также одновременная передача массива данных по "N" каналам передачи данных. При этом скорость передачи данных возрастает в /2-3/N раз.

В канале передачи данных предусматривается блокирование передаваемого массива данных и передача приоритетной информации, после передачи которой восстанавливается передача прерванного массива.