устройство для коррекции шкалы времени

Формула изобретения

Устройство для коррекции шкалы времени, содержащее последовательно соединенные генератор, фазосдвигающий блок и делитель частоты, последовательно соединенные элемент ИЛИ, первый формирователь импульсов, счетчик и дешифратор, а также первый преобразователь кода, регистр сдвига, второй преобразователь кода, второй формирователь импульсов и два элемента И, причем выход младшего разряда регистра сдвига соединен с первым управляющим входом фазосдвигающего блока, выход которого подключен к первому входу первого преобразователя кода и к первому входу второго формирователя импульсов, выходы старших разрядов регистра сдвига подключены к информационным входам первого преобразователя кода, первый выход которого через первый элемент И соединен с вторым управляющим входом фазосдвигающего блока, первый и второй входы элемента ИЛИ соединены соответственно с первым и вторым управляющими входами устройства, причем первый управляющий вход устройства соединен также с вторым входом первого элемента И, информационный вход устройства соединен с входом второго преобразователя кода, первый выход которого подключен к второму входу счетчика, выход второго формирователя импульсов соединен с вторым входом первого преобразователя кода и через второй элемент И с первым управляющим входом делителя частоты, второй вход второго элемента И соединен с вторым управляющим входом устройства, отличающееся тем, что в него введены третий и четвертый преобразователи кода, коммутатор входов, формирователь импульсов сброса, первый и второй формирователи сигнала запуска, первый и второй переключатели, коммутатор выходов, последовательно включенные дополнительный генератор и дополнительный делитель частоты, а также дополнительные элемент И и элемент ИЛИ, причем второй вход второго элемента И соединен с вторым управляющим входом устройства через дополнительный элемент ИЛИ, первые и вторые выходы второго, третьего и четвертого преобразователей кода через коммутатор входов подключены к соответствующим входам регистра сдвига, входы третьего и четвертого преобразователей кода подключены к первому выходу делителя частоты и к первому выходу дополнительного делителя частоты соответственно, вторые выходы которых соединены с первыми входами второго и первого формирователей сигнала запуска соответственно, третьи выходы делителя частоты и дополнительного делителя частоты подключены соответственно к первому и второму входам формирователя импульсов сброса, третий управляющий вход устройства соединен с третьим входом формирователя импульсов сброса, с первым входом первого переключателя, с первым управляющим входом коммутатора входов и с вторым входом дополнительного элемента ИЛИ, первый управляющий вход коммутатора выходов соединен с вторым входом первого переключателя, с четвертым входом формирователя импульсов сброса, с первым входом дополнительного элемента И и с четвертым управляющим входом устройства, первый и второй выходы формирователя импульсов сброса через первый и второй формирователи сигнала запуска подключены соответственно к третьему и четвертому входам первого переключателя, выход которого соединен с первым входом второго переключателя, первый управляющий вход дополнительного делителя частоты подключен к выходу дополнительного элемента И, второй вход которого подключен к выходу второго формирователя импульсов, вторые управляющие входы делителя частоты и дополнительного делителя частоты подключены соответственно к первому и второму выходам коммутатора выходов, третьи управляющие входы делителя частоты и дополнительного делителя частоты подключены соответственно к первому и второму выходам коммутатора выходов, третьи управляющие входы делителя частоты и дополнительного делителя частоты подключены соответственно к третьему и четвертому выходам коммутатора выходов, четвертые управляющие входы делителя частоты и дополнительного делителя частоты подключены соответственно к первому и второму выходам формирователя импульсов сброса, третий выход которого подключен к третьим входам первого и второго формирователей сигнала запуска, выход дешифратора подключен к второму входу второго переключателя, третий вход которого соединен с вторым управляющим входом коммутатора входов и с выходом элемента ИЛИ, выход второго переключателя подключен к второму входу второго формирователя импульсов, выход дополнительного элемента ИЛИ подключен к второму управляющему входу коммутатора выходов, первый и второй информационные входы которого соединены соответственно с вторым и третьим выходами первого преобразователя кода.

Описание изобретения к патенту

Устройство относится к радиотехнике и измерительной технике предназначено для формирования и коррекции шкалы времени и может быть использовано при построении хранителей времени и систем синхронизации.

Известно устройство для коррекции шкалы времени (1), содержащее последовательно соединенные генератор, фазосдвигающий блок и делитель частоты, образующие канал формирования шкалы времени, а также регистр сдвига, счетчик, элемент совпадения, последовательно соединенные реверсивный счетчик и формирователь сигнала управления, последовательно соединенные дешифратор и формирователь одиночных импульсов, а также преобразователь кода коррекции. Устройство решает задачу формирования шкалы времени и ее коррекцию по внешним сигналам, несущим информацию внешней эталонной шкалы времени. Устройство имеет недостаточно высокую надежность и не обеспечивает непрерывность формирования шкалы времени в случае отказов отдельных блоков в канале формирования шкалы времени.

Известно устройство для коррекции шкалы времени (2), содержащее генератор, хранитель времени, регистр сдвига, схемы совпадения, счетчик, две дополнительные схемы совпадения, делитель частоты и два формирователя управляющих сигналов. Устройство решает задачу формирования шкалы времени и ее коррекцию по внешним сигналам, несущим информацию внешней эталонной шкалы времени. Устройство имеет недостаточно высокую надежность и не обеспечивает непрерывность формирования шкалы времени в случае отказов отдельных блоков в канале формирования шкалы времени.

Известно устройство для коррекции шкалы времени (3), содержащее последовательно соединенные генератор, фазосдвигающий блок и делитель частоты, а также первый электронный переключатель, первый элемент И, первый счетчик, сумматор, регистр сдвига, преобразователь кода коррекции, последовательно соединенные второй счетчик и дешифратор, последовательно соединенные второй элемент И и формирователь сигнала управления, последовательно соединенные первый элемент ИЛИ и формирователь одиночных импульсов, блок электронных ключей, инвертор, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, триггер, второй элемент ИЛИ, второй и третий электронные переключатели и третий элемент И. Устройство решает задачу формирования шкалы времени и ее коррекцию по внешним сигналам, несущим информацию внешней эталонной шкалы времени. Устройство имеет недостаточно высокую надежность и не обеспечивает непрерывность формирования шкалы времени в случае отказов отдельных блоков в канале формирования шкалы времени.

Известно устройство для коррекции шкалы времени (4), содержащее последовательно соединенные генератор импульсов, фазосдвигающий блок и делитель частоты, а также реверсивный счетчик, регистр сдвига, преобразователь кода коррекции, первый элемент И, последовательно соединенные счетчик, дешифратор и первый формирователь одиночных импульсов, а также формирователь сигнала управления, четыре триггера, второй элемент И, второй формирователь одиночных импульсов, генератор пачки импульсов, два элемента ИЛИ, элемент ИЛИ-НЕ и мультиплексор. Устройство решает задачу формирования шкалы времени и ее коррекцию по внешним сигналам, несущим информацию внешней эталонной шкалы времени. Устройство имеет недостаточно высокую надежность и не обеспечивает непрерывность формирования шкалы времени в случае отказов отдельных блоков в канале формирования шкалы времени.

Известно устройство для коррекции шкалы времени (5), содержащее последовательно соединенные генератор, фазосдвигающий блок и делитель частоты, последовательно соединенные преобразователь кода коррекции и регистр сдвига, два счетчика, два дешифратора, формирователь одиночных импульсов, два триггера, два элемента И, распределитель сигналов, дополнительный регистр сдвига, регистр, преобразователь кода, два блока сравнения кодов. Устройство решает задачу формирования шкалы времени и ее коррекции по внешним сигналам, несущим информацию внешней эталонной шкалы времени. Устройство имеет недостаточно высокую надежность и не обеспечивает непрерывность формирования шкалы времени в случае отказов отдельных блоков в канале формирования шкалы времени.

Наиболее близким к предлагаемому устройству по назначению и совокупности существенных признаков является устройство для коррекции шкалы времени (5), выбранное в качестве прототипа. Функциональная схема прототипа приведена на фиг. 9.

Устройство-прототип (см. фиг. 9) содержит последовательно включенные генератор 1, фазосдвигающий блок 2 и делитель 3 частоты, а также первый преобразователь 4 кода, регистр 5 сдвига, последовательно соединенные элемент ИЛИ 6, первый формирователь 7 импульсов, счетчик 8 и дешифратор 9, второй преобразователь 10 кода, второй формирователь 11 импульсов, первый и второй элементы И 12, 25. Выход младшего разряда регистра 5 соединен с первым управляющим входом блока 2, выход которого соединен также с первыми входами формирователя 11 и преобразователя 4. Первый выход преобразователя 4 через элемент И 12 соединен с вторым управляющим входом блока 2. Информационный вход устройства подключен к входу преобразователя 10, первый и второй выходы которого соединены с соответствующими входами регистра 5. Первый управляющий вход устройства соединен с вторым входом элемента И 12 и с первым входом элемента ИЛИ 6. Первый выход преобразователя 10 подключен также к второму входу счетчика 8. Выход формирователя 11 соединен с первым входом элемента И 25 и с вторым входом преобразователя 4, информационные входы которого соединены с выходами старших разрядов регистра 5. Второй управляющий вход устройства соединен с вторым входом элемента ИЛИ 6, с третьим входом преобразователя 4 и с вторым входом элемента И 25, выход которого подключен к первому управляющему входу делителя 3. Второй и третий выходы преобразователя 4 подключены к соответствующим управляющим входам делителя 3. Выход дешифратора 9 подключен к второму входу формирователя 11.

Преобразователь 4 кода содержит элементы И 68-71, реверсивный счетчик 72, триггер 73 и формирователь 74 сигнала управления. Первый вход преобразователя 4 соединен с первым входом элемента И 68, второй вход которого соединен с выходом формирователя 74. Выход элемента И 68 соединен с выходом вычитания счетчика 72 и с первым входом элемента И 70, второй вход которого подключен к инверсивному выходу триггера 73. Второй вход преобразователя 4 соединен с входом записи счетчика 72, с первым входом формирователя 74 и с входом R триггера 73. Выходы младших разрядов счетчика 72 подключены к инверсным входам элемента И 69, выход которого подключен к входу S триггера 73. Выход последнего из младших разрядов счетчика 72, соединенного с последним входом элемента И 69, подключен к первому входу элемента И 71, второй вход которого подключен к прямому выходу триггера 73. Третий вход преобразователя 4 подключен к третьим входам элементов И 70, 71. Входы параллельной записи счетчика 72 соединены с информационными входами преобразователя 4, первый, второй и третий выходы которого соединены соответственно с выходом формирователя 74, с выходом элемента И 70 и с выходом элемента И 71. Выход счетчика 72 соединен с вторым входом формирователя 74.

Устройство-прототип работает следующим образом.

Импульсы с выхода генератора 1 поступают на вход фазосдвигающего блока 2, который представляет собой делитель частоты с переменными коэффициентом деления. В исходном состоянии коэффициент деления блока 2 равен K, что определяется наличием на его втором управляющем входе сигнала логического "0" независимо от уровня сигнала на первом управляющем входе. Импульсы с выхода блока 2 поступают на вход делителя 3. Делитель 3 производит деление частоты входного сигнала до 1 Гц, формируя при этом импульсные сигналы шкалы времени от частоты входного сигнала до 1 Гц ("сетка" частот), а также формирует код времени секунд, минут и часов.

Для коррекции фазы импульсных сигналов "сетки" частот на первый управляющий вход устройства подается команда в виде сигнала логической "1". Команда поступает на второй вход элемента И 12, разрешая прохождение через него сигналов, а также на первый вход элемента ИЛИ 6. Команда через элемент ИЛИ 6 поступает на вход формирователя 7; который формирует одиночный импульс, сбрасывающий счетчик 8. НА выходе дешифратора 9 появляется сигнал логического "0".

На информационный вход устройства, т.е. на вход преобразователя 10, подается код коррекции. Код поступает по двум линиям связи в виде кода "единиц" и кода "нулей", причем единице соответствует наличие импульса на линии связи кода "единиц" и отсутствие импульса на линии связи кода "нулей", а нулю соответствует отсутствие импульса на линии связи кода "единица" и наличие импульса на линии связи кода "нулей". В младшем разряде кода содержится информация о знаке, а в старших разрядах о величине сдвига шкалы времени. Код подается старшим разрядами вперед. Преобразователь 10 формирует на втором выходе из импульсов кода "нулей" и кода "единиц" последовательный прямой код коррекции, а на первом выходе тактовые импульсы записи, причем длительность импульсов прямого кода расширена до периода повторения тактовых импульсов, а тактовые импульсы задержаны относительно импульсов прямого кода, что обеспечивает надежную запись кода коррекции в регистр 5. Код коррекции через преобразователь 10 записывается в регистр 5. Одновременно счетчик 8 подсчитывает число тактовых импульсов на первом выходе преобразователя 10, т.е. число разрядов кода коррекции, записанных в регистр 5. По окончании записи кода коррекции в регистр 5 на выходе дешифратора 9 появляется сигнал логической "1", который поступает на второй вход формирователя 11, на первый вход которого поступают импульсы с выхода блока 2. Формирователь 11 выделяет второй, после появления логической "1" на втором входе, импульс блока 2, который поступает на второй вход преобразователя 4 и запускает его.

Преобразователь 4 работает следующим образом (см. фиг. 9). На второй вход преобразователя 4 подается запускающий импульс, который поступает на вход R триггера 73, на вход записи реверсивного счетчика 72 и на первый вход формирователя 74 сигнала управления. Триггер 73 устанавливается в нулевое состояние, разрешая прохождение сигналов через элемент И 70 и запрещая прохождение сигналов через элемент И 71. По фронту запускающего импульса в счетчик 72 записывается код с информационных входов преобразователя 4, соединенных с выходами старших разрядов регистра 5. При этом на выходе счетчика 72 появляется сигнал логической "1", поступающий на второй вход формирователя 74 сигнала управления и подготавливающий его к работе. Сигнал управления появляется на выходе формирователя 74 по срезу запускающего импульса и подается на первый преобразователь 4. Одновременно сигнал управления разрешает прохождение импульсов, формируемых блоком 2, с первого входа преобразователя 4 через элемент И 68 на вход вычитания счетчика 72. Код, записанный в счетчик 72, начинает считываться. При логической "1" на третьем входе преобразователя 4 импульсы с выхода элемента И 68 через элемент И 70 подаются на второй выход преобразователя 4. Как только N младших разрядов счетчика 72, соединенных с инверсными входами элемента И 69, обнуляются на выходе элемента И 69 появляется сигнал логической "1", переворачивающий триггер 73. При этом запрещается прохождение сигналов через элемент И 70 и разрешается прохождение сигналов через элемент И 71. Код, оставшийся в счетчике 72, продолжает считываться, причем при наличии логической "1" на третьем входе преобразователя 4 импульсы с выхода N-го младшего разряда через элемент И 71 подаются на третий выход преобразователя 4. При обнулении счетчика 7а на его выходе появляется сигнал логического "0", который возвращает формирователь 74 в исходное состояние. Логический "0" с его выхода запрещает прохождение сигналов через элемент И 68. На этом преобразование кода заканчивается.

Таким образом на выходах преобразователя 4 формируются сигналы:

на первом выходе формируется импульс, длительность которого равна произведению периода повторения импульсов на первом входе преобразователя 4 на число, соответствующее двоичному коду на информационных входах преобразователя 4;

на втором выходе формируется пачка импульсов, число которых соответствует N младшим разрядом двоичного кода на информационных входах преобразователя 4;

на третьем выходе формируется пачка импульсов, число которых соответствует старшим разрядам, начиная с /N+I/-го, двоичного кода на информационных входах преобразователя 4;

Т. е. в рассматриваемом случае на втором управляющем входе устройства присутствует сигнал логического "0", поступающий на третий вход преобразователя 4 и запрещающий прохождение сигналов через элементы И 70, 71, то на втором и третьем выходах преобразователя 4 поддерживается логический "0". Импульс с первого выхода преобразователя 4 через элемент И 12 поступает на второй управляющий вход блока 2 и изменяет его коэффициент деления на 1 в зависимости от знака коррекции, поступающего на первый вход блока 2 с выхода младшего разряда регистра 5. Изменение коэффициента деления блока 2 приводит к тому, что каждый из его выходных импульсов появляется в зависимости от знака на один период входного сигнала раньше или позже, чем при исходном коэффициенте деления. Это вызывает сдвиг формируемой делителем 3 шкалы времени. Величина сдвига равна

T=MT_o,

где

M число, соответствующее двоичному коду на выходах старших разрядов регистра 5;

T_o период повторения импульсов генератора 1.

По окончании работы преобразователя 4 на первый управляющий вход устройства подается сигнал логического "0".

Для коррекции кода времени на второй управляющий вход устройства подается команда в виде сигнала логической "1". Команда поступает на второй вход элемента И 25, разрешая прохождение через него сигналов, и на третий вход преобразователя 4, разрешая формирование сигналов на втором и третьем его выходах. Команда через элемент ИЛИ 6 поступает на вход формирователя 7, который формирует одиночный импульс, сбрасывающий счетчик 8. На выходе дешифратора 9 появляется сигнал логического "0". На информационный вход устройства, т.е. на вход преобразователя 10, подается код коррекции. Код поступает по двум линиям связи в виде кода "единиц" и кода "нулей". Преобразователь 10 формирует на втором выходе из импульсов кода "нулей" и кода "единиц" последовательный прямой код коррекции, а на первом выходе тактовые импульсы записи. Код коррекции через преобразователь 10 записывается в регистр 5. Одновременно счетчик 8 подсчитывает число тактовых импульсов на первом выходе преобразователя 10, т.е. число разрядов кода коррекции, записанных в регистр 5. По окончании записи кода коррекции в регистр 5 на выходе дешифратора 9 появляется сигнал логической "1", который поступает на второй вход формирователя 11. Формирователь 11 выделяет второй, после появления логической "1" на втором входе, импульс блока 2, который поступает на второй вход преобразователя 4 и запускает его. Одновременно импульс с выхода формирователя 11 через элемент И 25 поступает на первый управляющий вход делителя 3 и сбрасывает формируемый им код времени.

Код коррекции, подаваемый в этом случае на информационный вход устройства, имеет следующую структуру: старше M разрядов двоичный код часов, следующие N разрядов двоичных код минут, младшие разряды произвольные. Преобразователь 4 производит преобразование старших M+N разрядов кода коррекции, записанного в регистр 5, формируя на третьем выходе пачку импульсов часов, число которых соответствует двоичному коду в M старших разрядов регистра 5, и на втором выходе пачку импульсов минут, число которых соответствует двоичному коду в следующих N разрядах регистра 5. Пачки импульсов минут и часов подаются на второй и третий управляющие входы делителя 3 и устанавливают в нем новое значение кода времени минут и часов. По окончании работы преобразователя 4 на второй управляющий вход устройства логический "0".

Таким образом в устройстве-прототипе производится формирование шкалы времени и обеспечивается ее коррекция. При этом может иметь место нарушение непрерывности формирования шкалы времени, например, в случае сбоев или отказов в элементах 1-3 устройства,

Задачей заявляемого изобретения является обеспечение непрерывности формирования шкалы времени в устройство для коррекции шкалы времени при отказах отдельных блоков в канале формирования шкалы времени. Достигаемый при этом технический результат заключается в повышении надежности формирования шкалы времени.

Для решения задачи изобретения и достижения указанного технического результата в устройстве для коррекции времени, содержащее последовательно соединенные генератор, фазосдвигающий блок и делитель частоты, последовательно соединенные элемент ИЛИ, первый формирователь импульсов, счетчик и дешифратор, а также первый преобразователь кода, регистр сдвига, второй преобразователь кода, второй формирователь импульсов и два элемента И, причем выход младшего разряда регистра сдвига соединен с первым управляющим входом фазосдвигающего блока, выход которого подключен к первому входу первого преобразователя кода и к первому входу второго формирователя импульсов, выходы старших разрядов регистра сдвига подключены к информационным входам первого преобразователя кода, первый выход которого через первый элемент И соединен с вторым управляющим входом фазосдвигающего блока, первый и второй входы элемента ИЛИ соединены соответственно с первым и вторым управляющими входами устройства, причем первый управляющий вход устройства соединен также с вторым входом первого элемента И, информационный вход устройства соединен с входом второго преобразователя кода, первый выход которого подключен к второму входу счетчика, выход второго формирователя импульсов соединен с вторым входом первого преобразователя кода и через второй элемент И с первым управляющим входом делителя частоты, второй вход второго элемента И соединен с вторым управляющим входом устройства, введены третий и четвертый преобразователь кода, коммутатор входов, формирователь импульсов сброса, первый и второй формирователи сигнала запуска, первый и второй переключатели, коммутатор выходов, последовательно но включенные дополнительный генератор и дополнительный делитель частоты, а также дополнительные элемент И и элемент ИЛИ, причем второй вход второго элемента И соединен с вторым управляющим входом устройства через дополнительный элемент ИЛИ, первые и вторые выходы второго, третьего и четвертого преобразователей кода через коммутатор входов подключены к соответствующим входам регистра сдвига входы третьего и четвертого преобразователей кода подключены и первому выходу делителя частоты и к первому выходу дополнительного делителя частоты соответственно, вторые выходы которых соединены с первыми входами второго и первого формирователей сигнала запуска соответственно, третьи выходы делителя частоты и дополнительного делителя частоты подключены соответственно к первому и второму входам формирователя импульсов сброса, третий управляющий вход устройства соединен с третьим входом формирователя импульсов сброса, с первым входом первого переключателя, с первым управляющим входом коммутатора входов и с вторым дополнительного элемента ИЛИ, первый управляющий вход коммутатора выходов соединены с вторым входом первого переключателя, с четвертым входом формирователя импульсов сброса, с первым входом дополнительного элемента И и с четвертым управляющим входом устройства, первый и второй выходы формирователя импульсов сброса через первый и второй формирователи сигнала запуска подключены соответственно к третьему и четвертому входам первого переключателя, выход которого соединен с первым входом переключателя, первый управляющий вход дополнительного делителя подключен к выходу дополнительного элемента И, второй вход которого подключен к выходу второго формирователя импульсов, вторые управляющие входы делителя частоты и дополнительного делителя частоты подключены соответственно к первому и второму выходам коммутатора выходов, третьи управляющие входы делителя частоты и дополнительного делителя частоты подключены соответственно к третьему и четвертому выходам коммутатора выходов, четвертые управляющие входы делителя частоты и дополнительного делителя частоты подключены соответственно к первому и второму выходам формирователя импульсов сброса, третий выход которого подключен к третьим входам первого и второго формирователей сигнала запуска, выход дешифратора подключен к второму входу второго переключателя, третий вход которого соединен с вторым управляющим входом коммутатора и с выходом элемента ИЛИ, выход второго переключателя подключен к второму входу второго формирователя импульсов, выход дополнительного элемента ИЛИ подключен к второму управляющему входу коммутатора выходов, первый и второй информационные входы которого соединены соответственно с вторым и третьим выходами первого преобразователя кода.

Технический результат обеспечивается за счет того, что дополнительно введенные элементы и связи позволяют обеспечить непрерывность формирования шкалы времени за счет введения дополнительного канала формирования шкалы, работающего одновременно с основным корректируемого по сигналам основного канала и обеспечивающего формирование шкалы времени и выдачу ее потребителям при отказах основного канала на время устранения отказа. При этом коррекция (восстановление) шкалы времени основного канала может производится автономно без внешних сигналов привязи только по сигналам дополнительного канала.

Сущность изобретения и возможность его осуществления поясняется следующими чертежами, представляющими пример практической реализации устройства:

фиг. 1 функциональная схема предлагаемого устройства;

фиг. 2 функциональная схема делителя частоты и дополнительного делителя;

фиг. 3 функциональная схема коммутатора входов;

фиг. 4 функциональная схема формирователя импульсов сброса;

фиг. 5 функциональная схема формирователя сигнала запуска;

фиг. 6 функциональная схема первого переключателя;

фиг. 7 функциональная схема второго переключателя;

фиг. 8 функциональная схема коммутатора выходов.

На фиг. 9 представлена функциональная схема устройства-прототипа.

Предлагаемое устройство для коррекции шкалы времени содержит последовательно включенные генератор 1, фазосдвигающий блок 2 и делитель 3 частоты, а также первый преобразователь 4 кода, регистр 5 сдвига, последовательно соединенные элемент ИЛИ 6, первый формирователь 7 импульсов, счетчик 8 и дешифратор 9, второй преобразователь 10 кода, второй формирователь 11 импульсов, первый элемент И 12, третий и четвертый преобразователь 13, 14 кода, коммутатор 15 входов, формирователь 16 импульсов сброса, первый и второй формирователи 17, 18 сигнала запуска, первый и второй переключатели 19, 20, коммутатор 21 выходов, дополнительный генератор 22, дополнительный делитель 23 частоты, дополнительный элемент ИЛИ 24, второй элемент И 25 и дополнительный элемент И 26. Выход младшего разряда регистра 5 подключен к первому управляющему входу блока 2, выход которого соединен с первым входом преобразователя 4 и с первым входом формирователя 11. Выходы старших разрядов регистра 5 подключены к информационным входам преобразователя 4, выход которого через элемент И 12 подключен к второму управляющему входу блока 2. Первый вход элемента ИЛИ 6 соединен с вторым входом элемента И 12 и с первым управляющим входом устройства. Информационный вход устройства соединен с входом преобразователя 10, первый выход которого соединен с вторым входом счетчика 8. Второй вход элемента ИЛИ 6 соединен с вторым управляющим входом устройства и с первым входом элемента ИЛИ 24. Первый выход делителя 3 подключен к входу преобразователя 13. Первый выход делителя 23 подключен к входу преобразователя 14. Первый и второй входы коммутатора 15 подключены соответственно к первому и второму выходам преобразователя 10, третий и четвертый входы соответственно к первому и второму выходам преобразователя 13, а пятый и шестой входы соответственно к первому и второму выходам преобразователя 14. Первый и второй выходы коммутатора 15 подключены к соответствующим входам регистра 5. Второй выход делителя 3 подключен к первому входу формирователя 18. Второй выход делителя 23 подключен к первому входу формирователя 17. Третий выход делителя 3 и третий выход делителя 23 подключены соответственно к первому и второму входам формирователя 16, первый выход которого подключен к второму входу формирователя 17. Второй выход формирователя 16 подключен к второму входу формирователя 18. Третий выход формирователя 16а соединен с третьими входами формирователей 17, 18. Третий управляющий вход устройства соединен с вторым входом элемента ИЛИ 24, с первым управляющим входом коммутатора 15, с третьим входом формирователя 16 и с первым входом переключателя 19, второй вход которого соединен с первым управляющим входом коммутатора 21, с первым входом элемента И 26, с четвертым входом формирователя 16 и с четвертым управляющим входом устройства. Выходы формирователей 17, 18 подключены соответственно к третьему и четвертому входам переключателя 19, выход которого подключен к первому входу переключателя 20. Второй вход переключателя 20 соединен с выходом дешифратора 9. Выход элемента ИЛИ 6 соединен с вторым управляющим входом коммутатора 15 и с третьим входом переключателя 20. Второй и третий выходы преобразователя 4 соединены соответственно с первым и вторым информационными входами коммутатора 21. Выход переключателя 20 соединен с вторым входом формирователя 11, выход которого соединен с вторым входом преобразователя 4, с вторым входом элемента И 26 и с первым входом элемента И 25. Выход элемента ИЛИ 24 соединен с вторым входом элемента И 25 и с вторым входом коммутатора 21. Выходы элементов И 25, 26 подключены к первым управляющим входам делителей 3, 23 соответственно. Первый и второй выходы коммутатора 21 подключены к вторым управляющим входам делителей 3, 23 соответственно. Третий и четвертый выходы коммутатора 21 подключены к третьим управляющим входам делителей 3, 23 соответственно. Выход генератора 22 подключен к входу делителя 23. Первый и второй выходы формирователя 16 подключены к четвертым управляющим входам делителей 3, 23 соответственно.

Делители 3, 23 частоты (см. фиг. 2) содержит последовательно соединенные делитель 27 частоты, счетчик 28 секунд, элемент ИЛИ 29, счетчик 30 минут, элемент ИЛИ 31 и счетчик 32 часов, а также инвертор 33, регистр 34 сдвига, триггер 35, элементы И 36-39, счетчик 40, дешифратор 41а и инвертор 42. Входы сброса счетчиков 30, 32 соединены с первым управляющим входом делителей 3, 23, второй и третий управляющие входы которых соединены с вторыми входами элементов ИЛИ 29, 31 соответственно. Входы сброса делителя 27 и счетчика 28 соединены с четвертым управляющим входом делителей 3, 23. Выходы разрядов счетчиков 28, 30, 32 подключены к входам параллельной записи регистра 34, выход старшего разряда которого соединен с первым входом элемента И 38 и через инвертор 42 с первым входом элемента И 39. Выход делителя 27 через инвертор 33 подключен к первому входу регистра 34 и к входу С триггера 35, выход которого соединен с первым входом элемента И 36 и с вторыми входами элементов И 38, 39. Дополнительный выход делителя 27 подключен к второму входу элемента И 36, выход которого соединен с вторым входом регистра 34, с первым входом элемента И 37, с третьими входами элементов И 38, 39 и с первым входом счетчика 40. Выход делителя 27 подключен также к второму входу счетчика 40, выходы разрядов которого подключены к входам дешифратора 41. Первый выход дешифратора 41 соединен с вторым входом элемента И 37, а второй выход подключен к входу R триггера 35. Вход D триггера 35 подключен к шине сигнала логической "I". Выходы элементов И 38, 39 соединены с первыми (двухпроводным) выходом делителей 3, 23, второй и третий выходы которых соединены с выходом элемента И 37 и с выходом счетчика 28 соответственно. Вход делителя 27 соединен с входом делителей 3, 23.

Коммутатор 15 входов (см. фиг. 3) содержит два инвертора 43, 44 и четыре элемента 2-2И-ИЛИ 45-48, каждый из которых имеет первый, второй, третий и четвертый входы, причем первый и третий, второй и четвертый входы являются входами соответствующих элементов 2И. Выходы элементов 45, 46 соединены с первыми входами элементов 47, 48 соответственно. Выходы элементов 47, 48 соединены соответственно с первым и вторым выходами коммутатора 15. Вторые входы элементов 47, 48 соединены соответственно с первым и вторым входами коммутатора 15, третий и четвертый входы которого соединены с первыми входами элементов 45, 46. Пятый и шестой входы коммутатора 15 подключены к вторым входам элементов 45, 46 соответственно, третьи входы которых подключены к выходу инвертора 43. Выход инвертора 44 подключен к третьим входам элементов 47, 48. Четвертые входы элементов 45, 46 и вход инвертора 43 подключены к первому управляющему входу коммутатора 15, второй управляющий вход которого соединен с входом инвертора 44 и с четвертыми входами элементов 47, 48.

Формирователь 16 импульсов сброса (см. фиг. 4) содержит инвертор 49, элемент 2-2И-ИЛИ-НЕ 50, инвертор 51, элемент ИЛИ-НЕ 52, триггер 53, элемент ИЛИ-НЕ 54 и элементы И 55-57. Первый и второй входы формирователя 16 соединены соответственно с первым и вторым входами элемента 50, выход которого подключен к первому входу элемента ИЛИ-НЕ 54 и к входу С триггера 53, а также через инвертор 51 к первому входу элемента И 55. Третий вход формирователя 16 соединен с первыми входами элементов ИЛИ-НЕ 52 и И 56. Четвертый вход формирователя 16 соединен с вторым входом элемента ИЛИ-НЕ 52, с первым входом элемента И 57, с третьим входом элемента 50, а также через инвертор 49 с четвертым входом элемента 50. Выход элемента ИЛИ-НЕ 52 подключен к входу триггера 53, выход которого соединен с вторыми входами элементов ИЛИ-НЕ 54 и И 55. Выход элемента ИЛИ-НЕ 54 подключен к вторым входам элементов И 55, 57. Выходы элементов И 56, 57 и 55 соединены соответственно с первым, вторым и третьим выходами формирователя 16. Вход триггера 53 подключен к шине сигнала логической "I".

Формирователя 17, 18 сигнала запуска (см. фиг 5) содержит триггеры 58, 59 и элемент И-НЕ 60. Первый, второй и третий входы формирователей 17, 18 соединены соответственно с первым входом элемента И-НЕ 60, с входом С триггера 58 и с входами 12 триггера 58, 59. Выход триггера 58 подключен к второму входу элемента И-НЕ 60, выход которого соединен с входом С триггера 59. Выход формирователей 17, 18 соединен с выходом триггера 59, вход D которого подключен к шине сигнала логической "1".

Переключатель 19 (см. фиг. 6) содержит элемент 2-2И-ИЛИ 61, который имеет первый, второй, третий и четвертый входы, причем первый и третий, второй и четвертый входы являются входами соответствующих элементов 2И. Входы переключателя 19 соединены с соответствующими входами элемента 61, выход которого соединен с выходом переключателя 19.

Переключатель 20 (см. фиг. 7) содержит инвертор 52 и элемент 2-2И-ИЛИ 63, который имеет первый, второй, третий и четвертый входы, причем первый и третий, второй и четвертый входы являются входами соответствующих элементов 2И. Первый вход переключателя 20 соединен с вторым входом элемента 63, первый вход которого подключен к второму входу переключателя 20. Третий вход переключателя 20 соединен с третьим входом элемента 63 и через инвертор 62 с его четвертым входом. Выход элемента 63 соединен с выходом переключателя 20.

Коммутатор 21 (см. фиг. 8) содержит четыре элемента И 64-67. Первые входы элементов И 64, 65 соединены с первым управляющим входом коммутатора 21, второй управляющий вход которого подключен к первым входам элементов И 66, 67. Вторые входы элементов И 64, 66 соединены с первым информационным входом коммутатора 21, второй информационный вход которого подключен к вторым входам элементов И 65, 67. Выходы элементов И 66, 67, 65 соединены соответственно с первым, вторым, третьим и четвертым выходами коммутатора 21.

Преобразователь 4 кода известен из описания изобретения (5). При этом первым входом преобразователя 4 устройства является вход синхронизации указанного блока, вторым входом вход запуска, информационными входами - информационные входы, первым входом первый выход, вторым выходом третий выход, третьим выходом четвертый выход. Управляющий вход указанного блока подключен к шине сигнала логической "1", а второй выход не используется.

В качестве дешифратора 9 и дешифратора 41 из состава делителей 3, 23 может быть использована микросхема 533ИД3.

Счетчик 8, а также делитель 27 частоты и счетчики 28, 20, 32, 40 из состава делителей 3, 23 частоты могут быть построены с использованием микросхем 533ИЕ6, 533ИЕ7, 533ИЕ9, 533ИЕ10.

Преобразователя 10, 13, 14 кода осуществляют функцию преобразования последовательно импульсного кода, передаваемого в виде кода "нулей" и кода "единиц", в прямой последовательный код и тактовые импульсы синхронизации.

Формирователь 7 импульсов осуществляет функцию формирования одиночного импульса при появлении на его входе сигнала логической "1". Формирователь 11 импульсов осуществляет функцию выделения второго после подачи сигнала логической "I" на второй вход импульса из последовательности тактовых импульсов, подаваемых на его первый вход. Формирователи, осуществляющие такие функции, известны из описания изобретения (2). При этом выходом формирователи 11 устройства является выход блока 21 известного устройства, первым входом - вход С триггера 20 известного устройства, вторым входом вход R триггера 20 известного устройства. Выходом формирования 7 заявляемого устройства является выход блока 21 известного устройства, входом вход R триггера 20 известного устройства, а на вход С триггера 20 известного устройства подаются тактовые импульсы. В качестве тактовых импульсов могут быть использованы импульсы, например, с выхода фазосдвигающего блока 2 (на фиг. 1 эта связь не показана как несущественная).

Регистр 5, а также регистр 34 из состава делителей 3, 23 частоты могут быть построены с использованием микросхемы 133ИР1.

В качестве триггера 35 (в блоках 3, 23), 53 (в блоке 16), 58 и 59 (в блоках 17, 18) может быть использован D-триггер 564ТМ2.

Предлагаемое устройство для коррекции шкалы времени работает следующим образом.

Устройство содержит два канала формирования шкалы времени: основной канал, включающий в себя генератор 1, фазосдвигаюищй блок 2 и делитель 3 частоты, и дополнительный канал, включающий в себя генератор 22 и делитель 23 частоты. Оба канала работают одновременно, что обеспечивает непрерывность формирования шкалы времени в случае неисправности одного из каналов.

Импульсы с выхода генератора 1 поступают на вход фазосдвигающего блока 2, который представляет собой делитель частоты с переменным коэффициентом деления. В исходном состоянии коэффициент деления блока 2 равен K, что определяется наличием на втором управляющем входе сигнала логического "О" независимо от уровня сигнала на первом управляющем входе. Импульсы с выхода блока 2 поступают на вход делителя 3.

Импульсы с выхода генератора 22 поступают на вход делителя 23. Генераторы 1 и 22 могут быть выполнены идентично и работают независимо без взаимной синхронизации.

Делители 3, 23 частоты работают следующим образом.

Делитель 27 частоты (см. фиг. 2) производит деление частоты входного сигнала делителей 3, 23 до 1 Гц, а формируя на своих выходах импульсные сигналы шкалы времени ("сетка" частот) от частоты входного сигнала до 1 Гц. При этом в делителе 23 коэффициент деления делителя 27 в K раз больше, чем в делителе 3 (K исходный коэффициент деления фазосдвигающего блока 2). Потребители используют необходимые для их работы сигналы, снимая их с соответствующих выходов делителя 27. Импульсы с частотой 1 Гц с выхода делителя 27 поступают на вход счетчика 28 секунд, который производит счет секунд, формируя на выходах разрядов параллельный код времени секунд. На выходе счетчика 28 формируются импульсы с частотой 1/60 Гц (минутные импульсы), которые поступают на третий выход делителей 3, 23, а также через элемент ИЛИ 29 на последовательно включенные через элемент ИЛИ 31 счетчик 30 минут и счетчик 32 часов. На выходах разрядов счетчиков 30 и 32 формируется параллельный код времени минут и часов. Входы сброса делителя 27 и счетчика 28 соединены с четвертым управляющим входом делителей 3, 23 и используются для начальной установки фазы импульсных сигналов "сетки" частот и кода времени секунд путем сброса в момент времени, соответствующий минутному импульсу эталонной шкалы времени. Входы сброса счетчиков 30 и 32 соединены с первым управляющим входом делителей 3, 23, а вторые входы элементов ИЛИ 29, 31 подключены соответственно к второму и третьему управляющим входам делителей 3, 23, что обеспечивает возможность коррекции кода времени минут и часов путем сброса счетчиков 30, 32 и последующего ввода в них пачек импульсов минут и часов через элементы ИЛИ 29, 31.

Выдача кода времени потребителям производится следующим образом. Параллельный код времени с выходов разрядов счетчиков 28, 30, 32 подается на входы параллельной записи регистра 34 сдвига. Запись кода времени в регистр 34 происходит каждую секунду по срезу импульса 1 Гц, поступающего на первый вход регистра 34 с выхода делителя 27 через инвертор 33. Одновременно по фронту импульса 1 Гц сбрасывается счетчик 40. На выходах дешифратора 41 появляется сигнал логического "0", при этом снимается сигнал сброса со входа R триггера 35 и запрещается прохождение сигналов через элемент И 37. По срезу импульса 1 Гц в триггер 35 записывается логическая "1", которая разрешает прохождение сигналов через элементы И 36, 38, 39. Импульсы с дополнительного выхода делителя 27 (например, с частотой 1 КГц) через элемент И 36 поступают на второй вход (вход сдвига) регистра 34 и на третьи входы элементов И 38, 39, на первые входы которых поступают соответственно прямой и инверсный (через инвертор 42) сигналы с выхода старшего разряда регистра 34. Эти сигналы стробируются импульсами с выхода элемента И 36. Под воздействием импульсов на входе сдвига в регистре 34 происходит сдвиг записанной информации. При этом наличие единицы в старшем разряде регистра 34 соответствует наличие импульса на выходе элемента И 38 и отсутствие импульса на выходе элемента И 39, а наличию нуля в старшем разряде регистра 34 соответствует наличие импульса на выходе элемента И 39 и отсутствие импульса на выходе элемента И 38. Таким образом на выходах элементов И 38, 39 формируется последовательный импульсный код времени в виде кода "единиц" и кода "нулей". Этот код времени по двум линиям связи подается на первый выход делителей 3, 23.

По мере сдвига кода в регистре 34 счетчик 40 производит счет импульсов сдвига, т.е. число выданных разрядов кода времени. При выдаче числа разрядов на единицу меньше полной разрядности кода времени на первом выходе дешифратора 41 появляется логическая "1",а которая разрешает прохождение сигналов через элемент И 37. Следующий импульс сдвига с выхода элемента И 36 проходит через элемент И 37 на второй выход делителей 3, 23. Этот импульс соответствует моменту выдачи последнего разряда кода времени и несет информацию о конце выдачи кода времени (импульс "конец кода"). По срезу этого импульса в счетчике 40 оказывается записанным код, соответствующий полной разрядности кода времени, и на втором выходе дешифратора 41 появляется логическая "1", а на его первом выходе логический "0". Сигнал логической "1" с второго выхода дешифратора 41 поступает на вход R триггера 35а и сбрасывает его. Логический "0" с выхода триггера 35 запрещает прохождение сигналов через элементы И 36, 38, 39. На этом формирование и выдача последовательного импульсного кода времени заканчивается.

Таким образом делители 3, 23 производят формировать шкалы времени, представляющей собой совокупность импульсных сигналов "сетки" частот и кода времени.

Коррекция шкалы времени основного канала формирования шкалы-времени производится следующим образом.

Для коррекции фазы импульсных сигналов "сетки" частот на первый управляющий вход устройства подается команда в виде сигнала логической "1". Команда поступает на второй вход элемента И 12, разрешая прохождение через него сигналов. Кроме того команда через элемент ИЛИ 6 поступает на второй управляющий вход коммутатора 15 и на третий вход переключателя 20.

В коммутатор 15 команда поступает на вход инвертора 44 и на четвертый вход элементов 47, 48 (см. фиг. 3). При этом разрешается прохождение сигналов с второго входа элемента 47 на первый выход коммутатора 15 и с второго входа элемента 48 на второй выход коммутатора 15. Т.е. в этом случае коммутатор 15 производит соединение выходов преобразователя 10 с входами регистра 5.

В переключателе 20 (см. фиг. 7) команда поступает на третий вход элемента 63 и через инвертор 62 на его четвертый вход. При этом переключатель 20 пропускает на выход сигнал, поступающий на его второй вход с выхода дешифратора 9.

На первом и втором управляющих входах коммутатора 21 присутствует сигнал логического "0". При этом в коммутаторе 21 (см. фиг. 8) на вторых входах элементом И 64-67 также присутствует сигнал логического "О", запрещая прохождение сигналов на выходы коммутатора 21.

Команда через элемент ИЛИ 6 поступает на вход формирователя 7, который формирует одиночный импульс, сбрасывающий счетчик 8. На выходе дешифратора 9 появляется сигнал логического "0".

На информационный вход устройства, т.е. на вход преобразователя 10, подается код коррекции. Код поступает по двум линиям связи в виде кода "единиц" и кода "нулей" (аналогично формируемому делителями 3, 23 последовательному импульсному коду времени на первом выходе), причем в младшем разряде кода содержится информация о знаке, а в старших разрядах о величине сдвига шкалы времени. Преобразователь 10 формирует на втором выходе из импульсов кода "нулей" и кода "единиц" последовательный прямой код коррекции, а на первом выходе тактовые импульсы записи, причем длительность импульсов прямого кода расширена до периода повторения тактовых импульсов, а тактовые импульсы задержаны относительно импульсов прямого кода, что обеспечивает надежную запись кода коррекции. Код коррекции через преобразователь 10 и коммутатор 15 записывается в регистр 5. Одновременно счетчик 8 подсчитывает число тактовых импульсов на первом выходе преобразователя 10, т.е. число разрядов кода коррекции, записанных в регистр 6. По окончании записи кода коррекции в регистр 5 на выходе дешифратора 9 появляется сигнал логической "1", который через переключатель 20 поступает на второй вход формирователя 11, на первый вход которого поступают импульсы с выхода блока 2. Формирователь 11 выделяет второй, после появления логической "1" на втором входе, импульс блока 2, который поступает на второй вход преобразователя 4 и запускает его.

На выходах преобразователя 4 формируются сигналы:

на первом выходе формируется импульс, длительность которого равна произведению периода повторения импульсов на первом входе преобразователя 4 на число, соответствующие двоичному коду на информационных выходах преобразователя 4;

на втором выходе формируется пачка импульсов, число которых соответствует N младшим разрядам двоичного кода на информационных входах преобразователя 4;

на третьем выходе формируется пачка импульсов, число которых соответствует старшим разрядам, начиная с (N+I)-го, двоичного кода на информационных входах преобразователя 4;

Импульс с первого выхода преобразователя 4 через элемент И 12 поступает на второй управляющий вход фазосдвигающего блока 2 и изменяет его коэффициент деления на "+" или "-" единица по сравнению с исходным в зависимости от знака, поступающего на первый управляющий вход с выхода младшего разряда регистра 5. Изменение коэффициента деления блока 2 приводит к тому, что каждый из его выходных импульсов появляется в зависимости от знака на один период входного сигнала раньше или позже, чем при исходном коэффициенте деления. Это вызывает сдвиг формируемой делителем 3 шкалы времени. Величина сдвига равна

T=MT_o,

где

M число, соответствующее двоичному коду на выходах старших разрядов регистра 5;

T_o период повторения импульсов генератора 1.

Сигналы, формирующиеся на втором и третьем выходах преобразователя 4, не влияют на работу устройства, т.к. коммутатор 21 закрыт.

По окончании работы преобразователя 4 на первый управляющий вход устройства подается сигнал логического "0". На этом коррекция фазы импульсных сигналов "сетки" частот основного канала формирования шкалы времени заканчивается.

Для коррекции кода времени основного канала формирования шкалы времени на второй управляющий вход устройства подается команда в виде сигнала логической "1". Команда через элемент ИЛИ 24 поступает на второй управляющий вход коммутатора 21, а также через элемент ИЛИ 6 на второй управляющий вход коммутатора 15 и на третий вход переключателя 20. При этом, аналогично ранее рассмотренному случаю, коммутатор 15 соединяют выходы преобразователя 10 с входами регистра 5, а переключатель 20 разрешает прохождение сигнала с выхода дешифратора 9 на второй вход формирователя 11. В коммутаторе 21 (см. фиг. 8) команда поступает на первые входы элементов И 66, 67, разрешая прохождение сигналов с второго и третьего выходов преобразователя 4 на первый и третий выходы коммутатора 21. Кроме того команда поступает на второй вход элемента И 25, разрешая прохождение импульса с выхода формирования 11 на первый управляющий вход делителя 3.

Аналогично ранее рассмотренному случаю команда через элемент ИЛИ 6 запускает формирователь 7, импульс с выхода которого сбрасывает счетчик 8, вызывая появление на выходе дешифратора 9 сигнала логического "0". Затем на информационный вход устройства подается код коррекции, который через преобразователь 10 и коммутатор 15 записывается в регистр 5. Счетчик 8 подсчитывает число записанных в регистр 5 разрядов кода. По окончании записи на выходе дешифратора 9 появляется логическая "1", которая через переключатель 20 запускает формирователь 11. Импульс с выхода последнего запуска преобразователь 4 и через элемент И 25 поступает на первый управляющий вход делителя 3, в котором (см. фиг. 2) сбрасывает счетчики минут 30 и часов 32.

Код коррекции, подаваемый в этом случае на информационный вход устройства, имеет следующую структуру: старше М разрядов двоичный код часов, следующие N разрядов двоичных код минут, младшие разряды произвольные. Преобразователь 4 производит преобразование старших M+N разрядов кода коррекции записанного в регистр 5, формируя на третьем выходе пачку импульсов часов, число которых соответствует двоичному коду в M старших разрядах регистра 5, и на втором выходе пачку импульсов минут, число которых соответствует двоичному коду в следующих N разрядах регистра 5. Пачки импульсов минут и часов через коммутатор 21 подаются на второй и третий управляющие входы делителя 3, в котором (см. фиг. 2) через элементы ИЛИ 29 и 31 заполняют счетчики минут 30 и часов 32 соответственно. По окончании работы преобразователя 4 на второй управляющий вход устройства подается логический "0". На этом коррекция кода времени основного канала формирования шкалы времени заканчивается.

Коррекция дополнительного канала формирования шкалы времени производится по сигналам основного канала следующим образом.

На четвертый управляющий вход устройства подается команда в виде сигнала логической "1", которая поступает на четвертый вход формирователь 16, на второй вход переключателя 19, на первый управляющий вход коммутатора 21, а также на первый вход элемента И 26.

На первом и втором управляющих входах коммутатора 15 присутствует логический "0". При этом в коммутаторе 15 (см. фиг. 3) на третьих входах элементов 45-48 присутствует логическая "1". Коммутатор 15 в этом случае подключает выходы преобразователя 13 к входам регистра 5.

В формирователе 16 (см. фиг. 4) команда поступает на первый вход элемента И 57, разрешая прохождение через него сигналов. Команда поступает также на второй вход элемента ИЛИ-НЕ 52, на выходе которого появляется логический "0", разрешающий изменение состояния триггера 53 под воздействием сигналов на входе С. Команда поступает также на третий вход элемента 50 и через инвертор 49 на его четвертый вход. При этом элемент 50 пропускает на выход сигнал, поступающий на его первый вход с первого входа формирователя 16, т. е. минутные импульсы, поступающие с третьего выхода делителя 3. Первый после подачи команды минутный импульс делителя 3 через элемент 50 поступает на первый вход элемента ИЛИ-НЕ 54 и через инвертор 51 на первый вход элемента И 55. Поскольку на выходе триггера 53 при этом присутствует логический "0", то этот импульс проходит только через элемент И 57 на второй выход формирователя 16. По срезу этого импульса в триггер 53 записывается логический "1", которая запрещает прохождение сигналов через элемент ИЛИ-НЕ 54 и разрешает прохождение сигналов через элемент И 55. Следующий минутный импульс через элемент 50, инвертор 51 и элемент И 55 проходит на третий выход формирователя 16.

Таким образом формирователь 16 пропускает на второй выход первый после подачи команды минутный импульс делителя 3, а на третий выход последующие минутные импульсы.

В переключателе 19 (см. фиг. 6) команда поступает на второй вход элемента 61. При этом переключатель 19 пропускает на выход сигнал, поступающий на его четвертый вход с выхода формирователя 18.

В коммутаторе 21 (см. фиг. 8) команда поступает на первые входы элементов И 64, 65. При этом коммутатор 21 пропускает сигналы с первого и второго входов на второй и четвертый выходы соответственно.

На третьем входе переключателя 20 присутствует логический "0". При этом (см. фиг. 7) переключатель 20 пропускает на выход сигнал, поступающий на его первый вход, т.е. выходной сигнал переключателя 19.

Последовательный импульсный код времени с первого выхода делителя 3 каждую секунду через преобразователь 13 и коммутатор 15 записывается в регистр 5.

После подачи команды первый же минутный импульс делителя 3 проходит на второй выход формирователя 16 и поступает на четвертый управляющий вход делителя 23, в котором (см. фиг. 2) сбрасывает делитель 27 и счетчик 28 секунд. Делитель 27 начинает деление частоты входного сигнала, а счетчик 28 начинает формирование кода секунд с нуля в момент формирования минутного импульса делителя 3. Т.е. производится привязка шкалы времени дополнительного канала к шкале времени основного канала.

Импульс с второго выхода формирователя 16 поступает на второй вход формирователя 18, на первый вход которого поступает импульс "конец кода" с второго выхода делителя 3. В формирователе 18 (см. фиг. 5) по импульсу с второго входа в триггер 58 записывается логическая "1", которая поступает на второй вход элемента И-НЕ 60. Импульс "конец вода" делителя 3 через элемент И-НЕ проходит на вход С триггера 59 и своим срезом устанавливает его в единичное состояние. Логическая "1" с выхода триггера 59 подается на выход формирователя 18. При этом появление логической "1" на выходе формирователя 18 соответствует срезу импульса "конец кода" делителя 3, т.е. моменту окончания записи кода времени в регистр 5. Установка триггеров 58, 59 в исходное состояние производится по их входам подачей второго минутного импульса на третий вход формирователя 18 с третьего выхода формирователя 16.

Сигнал логической "1" с выхода формирователя 18 (сигнал запуска) через переключатели 19, 20 поступает на второй вход формирователя 11 и запускает его. Импульс с выхода формирователя 11 через элемент И 26 поступает на первый управляющий вход делителя 23, в котором (см. фиг. 2) сбрасывает счетчики минут 30 и часов 32. Одновременно импульс с выхода формирователя 11 запускает преобразователь 4, который преобразует код времени часов и минут делителя 3, записанный в старших разрядах регистра 5, в пачки импульсов минут и часов. Пачки импульсов минут и часов с второго и третьего выходов преобразователя 4 через коммутатор 21 поступают на второй и третий управляющие входы делителя 23, в котором (см. фиг. 2) через элементы ИЛИ 29, 31 заполняют предварительно сброшенные счетчики минут 30 и часов 32. На этом коррекция кода времени дополнительного канала формирования шкалы времени по сигналам основного канала заканчивается.

Таким образом в устройстве формируются и корректируются две шкалы времени основная, используемая постоянно, и дополнительная, которая может использоваться потребителями при сбоях в основном канале, например, в случае сбоев или отказов в элементах 1-3 устройства.

После устранения сбоев или отказов в основном канале коррекция (восстановление) формируемой в нем шкалы времени может осуществляться по сигналам дополнительного канала следующим образом.

На третий управляющий вход устройства подается команда в виде сигнала логической "1", которая поступает на первый управляющий вход коммутатора 15, на третий вход формирователя 16, на первый вход переключателя 19, а также через элемент ИЛИ 24 на второй управляющий вход коммутатора 21 и на второй вход элемента И 25.

В коммутаторе 15 команда поступает (см. фиг. 3) на четвертые входы элементов 45, 46 и через инвертор 43 на третьи входы этих же элементов. На втором управляющем входе коммутатора 15 присутствует логический "0", при этом на третьих входах элементов 47, 48 присутствует логическая "1". При таком сочетании управляющих сигналов сигналы с вторых входов элементов 45, 46 проходят соответственно на первый и второй выходы коммутатора 15. Т.е. коммутатор 15 подключает выходы преобразователя 14 к входам регистра 5.

В формирователе 16 команды (см. фиг. 4) поступает на первый вход элемента И 56, разрешая прохождение через его сигналов, и на первый вход элемента ИЛИ-НЕ 52. На выходе элемента ИЛИ-НЕ 52 появляются логический "0", разрешающий изменение состояния триггера 53. На четвертом входе формирователя 16 присутствует логический "О", который поступает на третий вход элемента 50 и через инвертор 49 на его четвертый вход. При этом элемент 50 пропускает на выход сигнал, поступающий на его второй вход со второго входа формирователя 16, т. е. минутные импульсы, поступающие с третьего выхода делителя 23. В дальнейшем формирователь 16 работает аналогично ранее рассмотренному случаю.

В переключателе 19 (см. фиг. 6) команда поступает на первый вход элемента 61, на второй вход которого поступает сигнал логического "0" с второго входа переключателя 19. При этом переключатель 19 пропускает на вход сигналы, поступающие на его третий вход, т.е. выходные сигналы формирования 17.

Переключатель 20 аналогично ранее рассмотренному случаю подключает выход переключателя 19 к второму входу формирования 11.

В коммутаторе 21 команда со второго управляющего входа (см. фиг. 9) поступает на первый вход элементов И 66, 67. При этом разрешается прохождение сигналов с первого и второго входов коммутатора 21 на его первый и третий выходы соответственно.

Последовательный импульсный код времени с первого выхода делителя 23 каждую секунду через преобразователь 14 и коммутатор 15 записывается в регистр 5.

После подачи команды первый же минутный импульс делителя 23 проходит на первый выход формирователя 16 и поступает на четвертый управляющий вход делителя 3, в котором (см. фиг. 2) сбрасывает делитель 27 и счетчик 28 секунд. Делитель 27 начинает деление частоты входного сигнала, а счетчик 28 начинает формирование кода секунд с нуля в момент формирования минутного импульса делителя 23. Т.е. производится привязка шкалы времени основного канала к шкале времени дополнительного канала.

Импульс с первого выхода формирователя 16 поступает на второй вход формирователя 17, на первый вход которого поступает импульс "конец кода" с второго выхода делителя 23. Формирователь 17 работает аналогично формирователю 18 в ранее рассмотренном случае на выходе формирователя 17 появляется логическая "1", момент появления которой соответствует срезу импульса "конец кода" делителя 23, т.е. моменту окончания записи кода времени в регистр 5. Установка формирователя 17 в исходное состояние производится подачей второго минутного импульса на третий вход формирователя 17 с третьего выхода формирователя 16.

Сигнал логической "1" с выхода формирователя 17 (сигнал запуска) через переключатели 19, 20 поступает на второй вход формирователя 11 и запускает его. Импульс с выхода формирователя 11 через элемент И 25 поступает на первый управляющий вход делителя 3, в котором (см. фиг. 2) сбрасывает счетчики минут 30 и часов 32. Одновременно импульс с выхода формирователя 11 запускает преобразователь 4, который преобразует код времени часов и минут делителя 23, записанный в старших разрядах регистра 5, в пачки импульсов минут и часов. Пачки импульсов минут и часов с второго и третьего выходов преобразователя 4 через коммутатор 21 наступают на второй и третий управляющие входы делителя 5, в котором (см. фиг. 2) через элементы ИЛИ 29, 31а заполняют предварительно сброшенные счетчики минут 30 и часов 32. На этом коррекция (восстановление) кода времени основного канала формирования шкалы времени по сигналам дополнительного канала заканчивается.

Таким образом из рассмотренного видно, что заявляемое изобретение промышленно применимо и решает поставленную задачу обеспечения непрерывности формирования шкалы времени при отказах отдельных блоков в канале формирования шкалы времени. Например, при отказах генератора, фазосдвигающего блока или делителя частоты основного канала, приводящих к потере или ухудшению точности формирования шкалы времени, потребители могут использовать шкалу времени дополнительного канала. При этом после восстановления работоспособности основного канала его шкала времени может быть восстановлена по сигналам дополнительного канала (т.е. автономно, не требуя внешних сигналов привязки, несущих информацию внешней эталонной шкалы времени). Аналогично и при отказах дополнительного канала не происходит потери шкалы времени, т.к. потребители продолжают использовать шкалу времени основного канала. Возможность коррекции шкалы времени основного канала по внешним сигналам, несущим информацию обо эталонной шкале времени, позволяет обеспечить начальную установку шкалы времени устройства.