способ оценки качества канала передачи данных и устройство для его осуществления

Формула изобретения

1. Способ оценки качества канала передачи данных, заключающийся в последовательном приеме М кодовых комбинаций, их декодировании с выделением синдрома, определения прибавки к показаниям счетчика ошибок и ее суммирования с предыдущими показаниями счетчика ошибок, отличающийся тем, что предварительно в Т блоков памяти записывают эталонные синдромы для используемого кода соответствующие кодовым комбинациям с 1,2,3,Т ошибками, после приема каждой из М кодовых комбинаций ее декодируют с выделением синдрома, последний идентифицируют с эталонными синдромами, записанными в блоках памяти, определяют величину прибавки и суммируют ее с предыдущими показаниями счетчика ошибок, а по окончании обработки М кодовых комбинаций вычисляют коэффициент ошибок К_ош по формуле

К_ош К_со/М,

где К_со суммарный показатель счетчика ошибок после обработки М кодовых комбинаций;

причем число блоков памяти Т выбирают из условия



где d_min минимальное расстояние Хэмминга для используемого кода.

2. Способ по п. 1, отличающийся тем, что идентификацию выделенного синдрома каждой кодовой комбинации выполняют путем его идентификации последовательно с эталонными синдромами, записанными в блоках памяти с номерами от 1-го до i-го, где i номер блока памяти, в котором установлена положительная идентификация.

3. Способ по пп.1 и/или 2, отличающийся тем, что значению прибавки к показаниям счетчика ошибок присваивают величину d = 1 при i 1,2,3, T, а при отрицательном исходе идентификации с эталонными синдромами, записанными в Т-м блоке памяти дополнительно проверяют на четность значения Т и синдрома, а прибавке к показаниям счетчика ошибок присваивают значение Т + 1 при противоположных результатах проверки на четкость значений Т и синдрома и значение Т + 2 при совпадении результатов этой проверки.

4. Устройство оценки качества канала передачи данных, содержащее декодер, первый вход которого является входом устройства и счетчик ошибок, отличающееся тем, что дополнительно введены блок определения прибавки, блок тактовой синхронизации, делитель тактовых импульсов и счетчик кодовых комбинаций, первый вход декодера подключен к входу блока тактовой синхронизации, выход которого связан с входом делителя тактовых импульсов, выход которого подключен к второму входу декодера, первому входу счетчика кодовых комбинаций и входу блока определения прибавки, группа r входов которого связана с соответствующими выходами декодера, где r число единичных элементов в синдроме принятого кода, а выход соединен с первым входом счетчика ошибок, выход которого является выходом устройства и соединен с вторым входом счетчика кодовых комбинаций, выход которого подключен к второму входу счетчика ошибок.

5. Устройство по п.4, отличающееся тем, что блок определения прибавки состоит из блока проверки четности, блока идентификации, блока памяти и дешифратора прибавки, причем первая группа r входов блока идентификации связана с группой r выходов декодера, вторая группа r входов блока идентификации подключена к группе r выходов блока памяти, первый вход которого соединен с выходом блока идентификации, а второй его вход связан с выходом делителя тактовых импульсов, вторым входом декодера и первым входом счетчика кодовых комбинаций, первый выход блока памяти подключен к входу блока идентификации, а второй его выход соединен с входом блока проверки четности, группа r входов которого связана с группой r выходов блока идентификации, а группа выходов подключена к группе выходов блока идентификации и к группе входов дешифратора прибавки, выход которого соединен с первым входом счетчика ошибок.

6. Устройство по пп.4 и 5, отличающееся тем, что блок проверки четности состоит из группы r элементов И, блока контроля четности и двух запоминающих устройств, причем первые входы элементов И группы элементов И соединены между собой и подключены к второму выходу блока памяти, их вторые входы соединены соответственно с группой r выходов блока идентификации, а выходы связаны с соответствующими входами блока контроля четности, первый выход которого подключен к входу первого запоминающего устройства, а второй выход связан с входом второго запоминающего устройства, группы выходов запоминающих устройств соответственно соединены между собой и подключены к группе выходов блока идентификации и к группе входов дешифратора прибавки.

7. Устройство по пп.4 и 5, отличающееся тем, что блок идентификации содержит группу r асинхронных RS-триггеров, компаратор синдрома и счетчик идентифицируемых ошибок, причем входы S RS-триггеров группы асинхронных RS-триггеров подключены соответственно к r выходам декодера, а их прямые выходы соединены соответственно с группой r входов блока проверки четности и с первой группой r входов компаратора синдромов, вторая группа r входов которого подключена к группе r выходов блока памяти, а его выход связан с первым входом блока памяти и с первым входом счетчика идентифицируемых ошибок, второй вход которого подключен к первому выходу блока памяти, а группа выходов соединена с группой выходов блока проверки четности и с группой входов дешифратора прибавки.

8. Устройство по пп.4 и 5, отличающееся тем, что блок памяти состоит из дешифратора адреса, блока счета адреса и модуля памяти, первый вход блока счета адреса подключен к второму выходу дешифратора адреса и входу блока проверки четности, второй вход соединен с выходом блока идентификации, третий его вход связан с выходом делителя тактовых импульсов, вторым входом декодера и первым входом счетчика кодовых комбинаций, а группа выходов блока счета адреса соединена с группой входов дешифратора адреса и группой входов модуля памяти, группа r выходов которого связана с группой входов блока идентификации, первый выход дешифратора адреса подключен к входу блока идентификации.

9. Устройство по пп.4, 5 и 8, отличающееся тем, что блок счета адреса состоит из элемента ИЛИ, элемента НЕ, RS-триггера, управляемого генератора и счетчика адреса, причем первый вход элемента ИЛИ соединен с выходом блока идентификации, второй его вход связан с вторым выходом дешифратора адреса и входом блока проверки четности, а выход подключен к входу S RS-триггера и через элемент НЕ к первому входу счетчика адреса, вход l RS-триггера соединен с выходом делителя тактовых импульсов, вторым входом декодера и первым входом счетчика кодовых комбинаций, а прямой выход подключен к входу управляемого генератора, выход которого соединен с вторым входом счетчика адреса, группа выходов которого связана с группой входов дешифратора адреса и группой входов модуля памяти.

Описание изобретения к патенту

Группа предлагаемых технических решений объединена единым изобретательским замыслом и относится к области электросвязи, а именно к технике передачи данных и измерениям в каналах передачи данных.

Предлагаемый способ оценки качества канала передачи данных может быть использован при необходимости определения качества канала передачи данных в процессе передачи по нему информации.

Предлагаемое устройство оценки качества канала передачи данных может быть использовано для определения качества канала передачи данных при передаче по нему информации.

Известны способы оценки качества канала передачи данных, в том числе по принимаемой информации, описанные, например, в книге: Коричнев Л.П. Королев В. Д. Статический контроль каналов связи. М Радио и связь, 1989. с. 43 - 44. Они заключаются в применении детекторов качества, анализирующих параметры сигналов и выявляющих ошибки с определенной вероятностью на основании косвенных данных о степени искажения посылки, например, при поблочном контроле посредством накопления сигналов стирания, вырабатываемых детектором качества. Однако известные способы оценки качества канала передачи данных по принимаемой информации требуют снижения скорости передачи информации и приводят к необходимости учета дополнительной погрешности измерений ввиду наличия локальных стираний.

Известны устройства, предназначенные для оценки качества канала передачи данных, см. например, пат. Франции N 2185901 заявл. 10.04.73, H 04 L 1/00, опубл. 08.02.74; пат. Японии 60-34860 заявл. 11.05.78, H 04 L 1/00 опубл. 10.08.85. Устройство по пат. Франции N 2185901 включает циклическое кодирующее устройство для преобразования данных источника при помощи деления на полином определенной формы g(x), шифратор для последующего деления на полином s(x) 1 + x, дешифратор, декодер и блок обнаружения ошибок. Однако данное устройство оценки качества канала передачи данных использует двукратное кодирование, что ведет к увеличению времени передачи информации. Устройство по пат. Японии N 60-34860 содержит счетную схему, которая путем циклической установки в начальное состояние, осуществляемой с периодом, имеющим несколько последовательно возрастающих значений длительностей, производит циклический подсчет импульсов ошибки и выдает выходной сигнал, если величина счета в этих периодах станет больше установленной величины. При этом повторно осуществляется счет в течение такого же периода наблюдения. Если счетная схема выдает сигнал непрерывно в течение установленного числа счетных циклов, то формируется сигнал тревоги. Однако данное устройство не дает возможности количественной оценки качества канала передачи данных.

Наиболее близким по своей сущности к заявленному способу оценки качества канала передачи данных по принимаемой информации является способ, приведенный в книге: Коричнев Л.П. Королев В.Д. Статический контроль каналов связи. М: Радио и связь, 1989. с. 43. Сущность способа прототипа заключается в наборе статистики искаженных блоков информации. Причем каждая искаженная кодовая комбинация (блок) отождествляется с некоторой единицей искажений независимо от действительного числа ошибок в ней. В качестве оценки используется коэффициент ошибок по кодовым комбинациям:



где k число обнаруженных ошибочно принятых кодовых комбинаций;

V реальная скорость передачи;

t время измерения.

Недостатком прототипа заявленного способа оценки является его невысокая точность при оценке качества каналов, характеризующихся группированием ошибок и относительно большое время анализа состояния таких каналов. Эти недостатки являются следствием того, что способ прототип не дает возможности отслеживать длину пачки ошибок, так как при любом числе искаженных элементов в кодовой комбинации считается, что ошибка однократная.

Наиболее близким по технической сущности к заявленному устройству оценки качества канала передачи данных является устройство по пат. Японии 61 3139 заявл. 10.02.78, H 04 L 1/00 опубл. 30.01.86. Устройство прототип включает декодер, счетчик и схему сравнения. Подсчет числа сигналов, соответствующих ошибке в последовательности синдромов, формируемой за N-кратную полную длину кода, осуществляется посредством счетчика. Регистрация ошибок производится с помощью схемы сравнения с заранее установленным пороговым уровнем, вырабатывающей выходной сигнал в том случае, если выходной сигнал счетчика превышает установленный пороговый уровень.

Недостатком прототипа заявленного устройства оценки является его относительно низкая точность при оценке качества каналов с группированием ошибок.

Целью изобретения способа оценки качества канала передачи данных является разработка способа, обеспечивающего повышение точности оценки качества канала передачи данных при одновременном снижении времени контроля.

Поставленная цель достигается тем, что в известном способе оценки качества канала передачи данных, включающем последовательный прием M кодовых комбинаций, их декодирование с выделением синдрома, определение прибавки к показаниям счетчика ошибок и ее суммирование с предыдущими показаниями счетчика ошибок, предварительно в T блоков памяти записывают эталонные синдромы для используемого кода, соответствующие кодовым комбинациям с 1, 2, 3,T ошибками. При этом число блоков памяти T выбирают из условия:



где d_min минимальное расстояние Хэмминга для используемого кода.

После приема каждой из M кодовых комбинаций ее декодируют с выделением синдрома. Полученный синдром идентифицируют с эталонными синдромами, записанными в блоках памяти. Затем определяют величину прибавки и суммируют ее с предыдущими показаниями счетчика ошибок. По окончании обработки M кодовых комбинаций вычисляют коэффициент ошибок K_ош по формуле:



где K_со суммарный показатель счетчика ошибок после обработки M кодовых комбинаций.

Идентификацию выделенного синдрома каждой кодовой комбинации выполняют путем его идентификации последовательно с эталонными синдромами, записанными в блоках памяти с номерами от 1-го до i-го, где i номер блока памяти, в котором установлена положительная идентификация.

Значению прибавки к показаниям счетчика ошибок присваивают величину d=i при i 1, 2, 3,T. При отрицательном исходе идентификации с эталонными синдромами, записанными в T-м блоке памяти, дополнительно проверяют на четность значения T и синдрома. Прибавке к показаниям счетчика ошибок присваивают значение T + 1 при противоположных результатах проверки на четность значений T и синдрома и значение T + 2 при совпадении результатов этой проверки.

Указанная новая совокупность существенных признаков позволяет обеспечить повышение точности оценки качества канала передачи данных при одновременном снижении времени контроля благодаря использованию возможностей помехоустойчивого кода по обнаружению и исправлению ошибок при синдромном декодировании.

Целью изобретения устройства оценки качества канала передачи данных является разработка технического решения, обеспечивающего повышение точности оценки качества канала передачи данных или снижение времени контроля при сохранении точности оценки.

Поставленная цель достигается тем, что в известном устройстве оценки качества канала передачи данных, включающем декодер и счетчик ошибок, дополнительно введены блок определения прибавки, блок тактовой синхронизации, делитель тактовых импульсов и счетчик кодовых комбинаций. Первый вход декодера подключен ко входу блока тактовой синхронизации и является входом устройства. Выход блока тактовой синхронизации связан со входом делителя тактовых импульсов, выход которого подключен ко второму входу декодера, первому входу счетчика кодовых комбинаций и входу блока определения прибавки. Группа r входов блока определения прибавки связана с соответствующими выходами декодера, где r число единичных элементов в синдроме принятого кода. Выход блока определения прибавки соединен с первым входом счетчика ошибок. Выход счетчика ошибок связан со вторым входом счетчика кодовых комбинаций и одновременно является выходом устройства. Выход счетчика кодовых комбинаций подключен ко второму входу счетчика ошибок.

Блок определения прибавки состоит из блока проверки четности, блока идентификации, блока памяти и дешифратора прибавки. Первая группа r входов блока идентификации связана с группой r выходов декодера. Вторая группа r входов блока идентификации подключена к группе r выходов блока памяти. Первый вход блока памяти соединен с выходом блока идентификации, а второй его вход связан с выходом делителя тактовых импульсов, вторым входом декодера и первым входом счетчика кодовых комбинаций. Первый выход (а) блока памяти подключен ко входу блока идентификации, а второй его выход (b) соединен со входом блока проверки четности. Группа r входов блока проверки четности связана с группой r выходов блока идентификации. Группа выходов блока проверки четности подключена к группе выходов блока идентификации и к группе входов дешифратора прибавки. Выход дешифратора прибавки соединен с первым входом счетчика ошибок.

Блок проверки четности состоит из группы r элементов и, блока контроля четности и двух запоминающих устройств. Первые входы элементов И группы элементов И соединены между собой и подключены ко второму выходу (b) блока памяти. Вторые входы элементов И соединены соответственно с группой r выходов блока идентификации. Выходы элементов И связаны с соответствующими входами блока контроля четности. Первый выход блока контроля четности подключен ко входу первого запоминающего устройства, а второй его выход связан со входом запоминающего устройства. Группа выходов запоминающих устройств соответственно соединены между собой и подключены к группе выходов блока идентификации и к группе входов дешифратора прибавки.

Блок идентификации содержит группу r асинхронных RS-триггеров, компаратор синдромов и счетчик идентифицируемых ошибок. Входы S триггеров группы асинхронных RS-триггеров подключены соответственно к r выходам декодера. Прямые выходы триггеров группы асинхронных RS-триггеров соединены соответственно с группой r входов блока проверки четности и первой группой r входов компаратора синдрома. Вторая группа r входов компаратора синдромов подключена к группе r выходов блока памяти. Выход компаратора синдрома связан с первым входом блока памяти и первым входом счетчика идентифицируемых ошибок. Второй вход счетчика идентифицируемых ошибок подключен к первому выходу (a) блока памяти, а группа выходов соединена с группой выходов блока проверки четности и с группой входов дешифратора прибавки.

Блок памяти состоит из дешифратора адресов, блока счета адреса и модуля памяти. Первый вход блока счета адреса подключен ко второму выходу дешифратора адреса и входу блока проверки четности. Второй его выход соединен с выходом блока идентификации. Третий вход блока счета адреса связан с выходом делителя тактовых импульсов, вторым входом декодера и первым входом счетчика кодовых комбинаций. Группа выходов блока счета адреса соединена с группой входов дешифратора адреса и группой входов модуля памяти. Группа r выходов модуля памяти связана с группой r входов блока идентификации, первый выход дешифратора адреса подключен ко входу блока идентификации.

Блок счета адреса состоит из элемента ИЛИ, элемента НЕ, RS-триггера, управляемого генератора и счетчика адреса. Первый вход элемента ИЛИ соединен с выходом блока идентификации. Второй его вход связан со вторым выходом дешифратора адреса и входом блока проверки четности. Выход элемента ИЛИ подключен ко входу S триггера и через элемент НЕ к первому входу счетчика адреса. Вход R триггера соединен с выходом делителя тактовых импульсов, вторым входом декодера и первым входом счетчика кодовых комбинаций. Прямой выход триггера подключен ко входу управляемого генератора. Выход управляемого генератора соединен со вторым входом счетчика адреса. Группа выходов счетчика адреса связана с группой входов дешифратора адреса и группой входов модуля памяти.

Указанная новая совокупность существенных признаков позволяет обеспечить повышение точности оценки качества канала передачи данных при одновременном снижении времени контроля благодаря использованию возможностей помехоустойчивого кода по обнаружению и исправлению ошибок.

Заявленные объекты изобретений поясняются чертежами, где: на фиг. 1 - рисунки, поясняющие заявленный способ оценки качества канала передачи данных; на фиг. 2 структурная схема устройства оценки качества канала передачи данных; на фиг. 3 структурная схема блока определения прибавки; на фиг. 4 - структурная схема блока проверки четности; на фиг. 5 структурная схема блока идентификации; на фиг. 6: а структурная схема блока памяти; б структурная схема блока счета адреса; на фиг. 7 структурная схема декодера; на фиг. 8 - схема счетчика идентифицируемых ошибок; на фиг. 9 схема дешифратора прибавки.

Реализация заявленного способа оценки качества канала передачи данных заключается в следующем. Под исправляющей способностью помехоустойчивого (n, k)-кода, где n длина кодовой комбинации, а k длина ее информационной части, понимается его способность исправлять до ошибок в комбинации данного кода, где d_min минимальное расстояние Хэмминга для используемого кода.

Под обнаруживающей способностью помехоустойчивого (n, k)-кода понимается его способность обнаруживать до s d_min 1 ошибок в комбинации данного кода.

В циклических кодах исправление ошибок осуществляется с использованием синдромного декодирования (см. фиг. 1а), где вычисление синдрома осуществляется путем деления комбинации принятого кода на его образующий полином g(x). Это возможно на основании того, что в пределах исправляющей способности вид синдрома однозначно определяет положение искаженных элементов в комбинации принятого кода.

Предварительно в T t блоков памяти записывают эталонные синдромы для используемого кода, соответствующие кодовым комбинациям с 1, 2, 3, T ошибками. Например, в первый блок памяти записывают синдромы, соответствующие однократным ошибкам, во второй двукратным и т.д.

Последовательность единичных в синдромах, соответствующих различному распределению ошибок в кодовых комбинациях, может быть получена различными способами, например, натурными экспериментами или моделированием с применением ЭВМ.

Сущность исследований методом моделирования (см. фиг. 1б) заключается в следующем. Из теории помехоустойчивого кодирования известно, что вид синдрома зависит только от количества и положения ошибок в комбинации принятого кода. Ошибочный прием кодовой комбинации имитируется путем последовательного перебора всех возможных сочетаний из n по i 1, 2, T искаженных элементов в ней. Затем моделируется процесс декодирования кодовой комбинации путем ее деления на образующий полином g(x). Полученные значения синдромов s_i(x) фиксируются в таблице соответствия количества ошибок виду синдромов, которые и являются эталонными.

После приема кодовой комбинации ее декодируют с выделением синдрома. Полученный синдром последовательно идентифицируют с эталонными синдромами, записанными в блоках памяти с номерами от 1-го до i-го, где i номер блока памяти, в котором установлена положительная идентификация. Это будет означать, что в принятой кодовой комбинации содержится i ошибок. Показания счетчика ошибок увеличиваются на значение i. Отрицательный исход идентификации синдрома, полученного при декодировании, со всеми эталонными синдромами означает, что число искаженных элементов в принятой комбинации больше, чем T. При этом дополнительно проверяют на четность значения T и синдрома. При совпадении результатов этой проверки (оба значения четные либо оба значения нечетные) показания счетчика ошибок увеличиваются на T + 2. При противоположных результатах этой проверки показания счетчика ошибок увеличивают на T + 1. Такие значения прибавки выбраны по следующим причинам. Вероятность появления i ошибок в кодовой комбинации больше вероятности появления в ней j ошибок при i <j (см. А.И. Захаров. Основы передачи данных. Л. ВАС, 1985. с. 31 40). Четность числа ошибок соответствует четности выделенного синдрома. Число ошибок должно быть больше T (так как вид выделенного синдрома не совпал ни с одним из эталонных).

Таким образом обрабатывают M_TM кодовых комбинаций, где M_T выбирается из условия обеспечения необходимой точности оценки качества канала передачи данных. По окончании обработки M_T кодовых комбинаций вычисляют коэффициент ошибок K_ош по формуле:



K_со суммарный показатель счетчика ошибок после обработки M_T кодовых комбинаций.

Предлагаемый способ был исследован на примере реально используемого в аппаратуре передачи данных кода (24, 16) с образующим полиномом g(x) x⁸ + x⁷ + x⁴ + 1. Этот код получен из кода (127, 120) с g(x) x⁷ + x³ + x² + x + 1 путем введения проверки на четность домножением на (x+1) и последующим укорочением на 104 информационных элемента. Исправляющая способность кода (24, 16) t 1, обнаруживающая способность s 3. Достоверность утверждения об одновременном появлении до трех ошибок в комбинации данного кода в соответствии с функцией распределения P(3,24)0,97. Проведенные исследования вида синдрома характеру распределения ошибок позволили принять ряд дополнительных ограничений. При совпадении выделенного при декодировании синдрома с одним из эталонных в комбинации кода (24, 16) содержится одна ошибка. Если выделенный синдром имеет четный вес, в кодовой комбинации присутствуют две ошибки. Во всех других случаях ненулевого синдрома с достаточной для практики достоверностью можно принять наличие трех ошибок. Принятые допущения позволяют повысить точность оценки канала передачи данных по сравнению со способом-прототипом или при сохранении точности прототипа получить количественную оценку за меньшее время. Время оценки зависит от скорости модуляции в канале, длины сообщения и алгоритмов повышения достоверности. Например, при скорости в канале R_б= 1200 с^-1, длине пакета L_п 6168 бит и использовании системы повышения достоверности с РОС-ОЖ с накоплением правильно принятых комбинаций кода (24, 16) с использованием дополнительного каскадного кодирования время оценивания совпадает со временем передачи пакета и составляет порядка 5 с с доверительной вероятностью более 0,97.

При использовании прототипа доверительная вероятность оценки значительно ниже и определяется величиной М < 6168/24 с учетом необходимости поэлементной синхронизации при полудуплексном режиме передачи. При тех же исходных данных время оценивания составляет около 14 с.

В случае использования специальных тестовых последовательностей для проверки канала передачи данных с рассмотренными параметрами время оценивания только одного направления передачи без учета подготовительных работ составит около 8,5 с с доверительной вероятностью 0,97.

Проведенный анализ свидетельствует об эффективности предлагаемого способа оценки качества канала передачи данных по результатам обработки кодовых комбинаций принимаемого сообщения данных.

Заявленное устройство оценки качества канала передачи данных, показанное на фиг. 23, состоит из декодера 1, блока определения прибавки 2, счетчика ошибок 3, блока тактовых синхронизации 4, делителя тактовых импульсов 5 и счетчика кодовых комбинаций 6. Первый вход декодера 1 подключен ко входу блока тактовых синхронизаций 4 и является входом устройства. Выход блока тактовой синхронизации 4 связан со входом делителя тактовых импульсов 5, выход которого подключен ко второму входу декодера 1, первому входу счетчика кодовых комбинаций 6 и входу блока определения прибавки 2. Группа r входов блока определения прибавки 2 связана с соответствующими выходами декодера 1, где r число единичных элементов в синдроме принятого кода. Выход блока определения прибавки 2 соединен с первым входом блока ошибок 3. Выход счетчика кодовых комбинаций 6 подключен ко второму входу счетчика ошибок 3. Выход счетчика ошибок 3 соединен со вторым входом счетчика кодовых комбинаций 6 и одновременно является выходом устройства.

Блок определения прибавки 2 (см. фиг. 3) состоит из блока проверки четности 2.1, блока идентификации 2.2, блока памяти 2.3 и дешифратора прибавки 2.4. Первая группа r входов блока идентификации 2.2 связана с группой r выходов декодера 1. Вторая группа r входов блока идентификации 2.2 подключена к группе r выходов блока памяти 2.3. Первый вход блока памяти 2.3 соединен с выходом блока идентификации 2.2, а второй его вход связан с выходом делителя тактовых импульсов 5, вторым входом декодера 1 и первым входом счетчика кодовых комбинаций 6. Первый выход (a) блока памяти 2.3 подключен ко входу блока идентификации 2.2, а второй его выход (b) соединен со входом блока проверки четности 2.1. Группа r входов блока проверки четности 2.1 связана с группой r выходов блока идентификации 2.2. Группа выходов блока проверки четности 2.1 подключена к группе выходов блока идентификации 2.2 и к группе входов дешифратора прибавки 2.4. Выход дешифратора прибавки 2.4 соединен с первым входом счетчика ошибок 3.

Блок передачи четности 2.1 (см. фиг. 4) состоит из группы r элементов И 2.1.1, блока контроля четности 2.1.2, первого запоминающего устройства 2.1.3 и второго заминающего устройства 2.1.4. Первые входы элементов И группы 2.1.1 соединены между собой и подключены ко второму выходу (b) блока памяти 2.3, вторые входы элементов И группы 2.1.1 соединены соответственно с группой r выходов блока идентификации 2.2. Выходы элементов И группы 2.1.1 связаны с соответствующими входами блока контроля четности 2.1.2. Первый выход блока контроля четности 2.1.2 подключен ко входу первого запоминающего устройства 2.1.3, а второй его выход связан со входом второго запоминающего устройства 2.1.4. Группы выходов запоминающих устройств 2.1.3 и 2.1.4 соответственно соединены между собой и подключены к группе выходов блока идентификации 2.2 и к группе входов дешифратора прибавлен 2.4.

Блок идентификации 2.2 (см. фиг. 5) содержит группу r асинхронных RS-триггеров 2.2.1, компаратор синдромов 2.2.2 и счетчик идентифицируемых ошибок 2.2.3. Входы S триггеров группы 2.2.1 подключены соответственно к r выходам декодера 1. Прямые выходы триггеров группы 2.2.1 соединены соответственно с группой r входов блока проверки четности 2.1 и первой группой r входов компаратора синдрома 2.2.2. Вторая группа r входов компаратора синдромов 2.2.2 подключена к группе r выходов блоков памяти 2.3. Выход компаратора синдромов 2.2.2 связан с первым входом блока памяти 2.3 и с первым входом счетчика идентифицируемых ошибок 2.2.3. Второй вход счетчика идентифицируемых ошибок 2.2.3 подключен к первому выходу (a) блока памяти 2.3, а группа выходов соединена с группой выходов блока проверки четности 2.1 и с группой входов дешифратора прибавки 2.4

Блок памяти 2.3 (см. фиг. 6a) состоит из дешифратора адреса 2.3.1, блока счета адреса 2.3.2 и модуля памяти 2.3.3. Первый вход блока счета адреса 2.3.2 подключен ко второму выходу дешифратора адреса 2.3.1 и входу блока проверки четности 2.1. Второй его вход соединен с выходом блока идентификации 2.2. Третий вход блока счета адреса 2.3.2 связан с выходом делителя тактовых импульсов 5, вторым входом декодера 1 и первым входом счетчика кодовых комбинаций 6. Группа выходов блока счета адреса 2.3.2 соединена с группой входов дешифратора адреса 2.3.1 и группой входов модуля памяти 2.3.3. Группа r выходов модуля памяти 2.3.3 связана с группой r входов блока идентификации 2.2. Первый выход дешифратора адреса 2.3.1 подключен ко входу блока идентификации 2.2.

Блок счета адреса 2.3.2 (см. фиг. 6б) состоит из элемента ИЛИ, элемента НЕ, RS-триггера, управляемого генератора 2.3.2.1 и счетчика адреса 2.3.2.2. Первый вход элемента ИЛИ соединен с выходом блока идентификации 2.2. Второй его вход связан со вторым выходом дешифратора адреса 2.3.1 и входом блока проверки четности 2.1. Выход элемента ИЛИ подключен ко входу S триггера и через элемент НЕ к первому входу счетчика адреса 2.3.2.2. Вход R триггера соединен с выходом делителя тактовых импульсов 5, вторым входом декодера 1 и первым входом счетчика кодовых комбинаций 6. Прямой выход триггера подключен ко входу управляемого генератора 2.3.2.1. Выход управляемого генератора 2.3.2.1 соединен со вторым входом счетчика адреса 2.3.2.2. Группа выходов счетчика адреса 2.3.2.2 связана с группой входов дешифратора адреса 2.3.1 и группой входов модуля памяти 2.3.3.

Элементы И декодера 1 (см. фиг. 1), элементы И группы 2.1.1, элементы И счетчика идентифицируемых ошибок 2.2.3, элемент И дешифратора прибавки 2.4 могут быть выполнены на микросхемах типа К155ЛИ1 (см. М.И. Богданович, И.Н. Грель и др. Цифровые интегральные микросхемы. Справочник. Минск Беларусь, 1991. с. 45 47).

Декодер 1 выполняется для конкретного (n, k)-кода и состоит из регистра сдвига, сумматоров по модулю два и элементов И. На фиг. 7 приведена схема декодера для кода (7, 4), где в качестве регистра сдвига может использоваться микросхема К155ИР8 (см. М.И. Богданович, И.Н. Грель и др. Цифровые интегральные микросхемы. Справочник. Минск: Беларусь, 1991. с. 183), а сумматоры по модулю два реализованы на логических элементах Исключающее ИЛИ, входящих в состав микросхем типа К155ЛП5 и соединенных между собой как показано на рис. 2.29 книги: М.И. Богданович, И.Н. Грель и др. Цифровые интегральные микросхемы. Справочник. Минск: Беларусь, 1991. с. 83.

Блок контроля четности 2.1.2 можно выполнить на микросхемах типа К155ИП2 (см. М. И. Богданович, И.Н. Грель и др. Цифровые интегральные микросхемы. Справочник. Минск Беларусь, 1991. с. 259).

Запоминающие устройства 2.1.3 и 2.1.4 однотипные ПЗУ, например К155РЕ21 (см. В.А. Батушев, В.Н. Вениаминов и др. Микросхемы и их применение. Справочное пособие. М. Радио и связь, 1984. с. 182).

Группа асинхронных RS-триггеров 2.2.1, а также триггер блока счета адреса 2.3.2 могут быть выполнены на микросхемах типа К555ТР2 (см. М.И. Богданович, И.Н. Грель и др. Цифровые интегральные микросхемы. Справочник. Минск: Беларусь, 1991. с. 94).

Компаратор синдромов 2.2.2 представляет из себя цифровой компаратор, реализованный, например, по схеме рис. 2.191 книги: М.И. Богданович, И.Н. Грель и др. Цифровые интегральные микросхемы. Справочник. Минск: Беларусь, 1991. с. 274.

Счетчик идентифицируемых ошибок 2.2.3 может быть выполнен по схеме, приведенной на фиг. 8, на микросхеме типа К155ИЕ2 (см. М.И. Богданович, И.Н. Грель и др. Цифровые интегральные микросхемы. Справочник. Минск:Беларусь, 1991. с. 131 133) и элементах И, описанных ранее.

Дешифратор адреса 2.3.1 может быть выполнен в виде ПЗУ, например, на микросхеме К155РЕ21 (см. В.А. Батушев, В.Н. Вениаминов и др. Микросхемы и их применение. Справочное пособие. М. Радио и связь, 1984. с. 182), причем используются выходы двух младших разрядов.

Элемент НЕ блока счета адреса 2.3.2 выполнен, например, на микросхеме типа К155ЛН1 (см. М.И. Богданович, И.Н. Грель и др. Цифровые интегральные микросхемы. Справочник. Минск: Беларусь, 1991. с. 66).

Управляемый генератор 2.3.2.1 может быть выполнен по схеме, приведенной на рис. 2.198 книги: М.И. Богданович, И.Н. Грель и др. Цифровые интегральные микросхемы. Справочник. Минск: Беларусь, 1991. с. 281.

Счетчик адреса 2.3.2.2 выполнен, например, на микросхемах К155ИЕ9 или К155ИЕ10 (см. М.И. Богданович, И.Н. Грель и др. Цифровые интегральные микросхемы. Справочник. Минск: Беларусь, 1991. с. 142 146).

Модуль памяти 2.3.3 представляет из себя ПЗУ, выполненное, например, на микросхемах памяти типа К573РФ1, К505РЕ3, К155РЕ21 и т.п. (см. В.А. Батушев, В. Н. Вениаминов и др. Микросхемы и их применение. Справочное пособие, М. Радио и связь, 1984. с. 182).

Дешифратор прибавки 2.4 может быть выполнен по схеме, приведенной на фг. 9 на микросхеме типа К155ИЕ6 или К155ИЕ7. (см. М.И. Богданович, И.Н. Грель и др. Цифровые интегральные микросхемы. Справочник. Минск: Беларусь, 1991. с. 137 139). Генератор 2.4.1 может быть выполнен по схеме, изображенной на рис. 2.303 книги: М.И. Богданович, И.Н. Грель и др. Цифровые интегральные микросхемы. Справочник. Минск: Беларусь, 1991. с. 282. Элемент И описан ранее.

В качестве блока тактовой синхронизации 4 может быть использовано устройство, приведенное на рис. 4.11 в книге: Г.А. Емельянов, В.О. Шварцман. Передача дискретной информации. М. Радио и связь, 1982. с. 70.

В качестве делителя тактовых импульсов 5, а также счетчика ошибок 3 и счетчика кодовых комбинаций 6 можно использовать, например, микросхемы типа К155ИЕ8 с заранее установленным пороговым значением (см. М.И. Богданович, И. Н. Грель и др. Цифровые интегральные микросхемы. Справочник. Минск: Беларусь, 1991. с. 139 142).

Устройство оценки качества канала передачи данных работает следующим образом. Предварительно в T t зон памяти модуля памяти 2.3.3 записывают эталонные синдромы для используемого кода, соответствующие кодовым комбинациям с 1, 2, 3, T ошибками, где t исправляющая способность принятого помехоустойчивого кода. Например, в первую зону памяти записывают синдромы, соответствующие однократным ошибкам, во вторую двукратным и т.д. В первое запоминающее устройство 2.1.3 записывают значение T + 1 при четном значении T и T + 2 при нечетном значении T. Во второе запоминающее устройство 2.1.4 - наоборот, при четном значении T записывают значение T + 2, а при нечетном значении T записывают значение T + 1. В дешифраторе адреса 2.3.1 используются выходы только двух младших разрядов, из которых самый младший является первым выходом дешифратора адреса 2.3.1, а другой вторым его выходом. Дешифратор адреса 2.3.1 программируется таким образом, что эталонному синдрому, первому в каждой зоне памяти модуля памяти 2.3.3, соответствует "1" только на первом выходе дешифратора адреса 2.3.1, а последнему эталонному синдрому из последней зоны памяти модуля памяти 2.3.3 соответствует "1" только на втором выходе дешифратора адреса 2.3.1. Другим эталонным синдромам всех зон памяти модуля памяти 2.3.3 соответствует "0" по обоим выходам. Также заранее устанавливают пороговые значения счетчика ошибок 3 и счетчика кодовых комбинаций 6, исходя из требуемой точности и допустимого времени контроля.

На первый вход декодера 1 поступает кодовая комбинация. Одновременно она поступает на вход блока тактовой синхронизации 4, где осуществляется привязка тактовой частоты работы устройства к тактовой частоте в канале приема. В декодере 1 производится декодирование кодовой комбинации с выделением синдрома. После n тактов работы декодера 1, где n длина кодовой комбинации, на второй его вход поступает сигнал с выхода делителя тактовых импульсов 5. По этому сигналу элементы синдрома переписываются одновременно из регистров декодера 1 в соответствующие триггеры блока идентификации 2.2 для последующего хранения, тем самым освобождая декодер 1 для приема следующей кодовой комбинации. Этот же сигнал с выхода делителя тактовых импульсов 5 поступает на первый вход счетчика кодовых комбинаций 6, в результате чего показания последнего увеличиваются на единицу, и на третий вход блока счета адреса 2.3.2, где запускает управляемый генератор 2.3.2.1 посредством установления низкого уровня на прямом выходе RS-триггера. С выхода управляемого генератора 2.3.2.1 на второй вход счетчика адреса 2.3.2.2 начинают поступать импульсы, каждый из которых увеличивает показания последнего на единицу, тем самым обеспечивая последовательную модификацию адреса эталонных синдромов. Чтобы сравнить значение синдрома, записанного в триггерах блока идентификации 2.2, с эталонными синдромами за время декодирования следующей принятой кодовой комбинации, частота следования импульсов управляемого генератора 2.3.2.1 должна составлять не менее:



где F_пр частота в канале приема;

n длина кодовой комбинации;

T число зон памяти в модуле памяти 2.3.3.

С выходов счетчика адреса 2.3.2.2 на входы модуля памяти 2.3.3 поступает адрес, по которому в модуле памяти 2.3.3 хранится значение эталонного синдрома. Одновременно этот адрес поступает на входы дешифратора адреса 2.3.1, где происходит определение момента перехода в следующую зону памяти. Значение зоны памяти равно кратности ошибки, которой соответствует эталонный синдром. При этом под воздействием импульсов, поступающих с выхода управляемого генератора 2.3.2.1, значение адреса последовательно увеличивается При переходе в следующую зону памяти на первом выходе дешифратора адреса 2.3.1 появляется сигнал, поступающий на второй вход счетчика идентифицируемых ошибок 2.2.3, в результате чего показания последнего увеличиваются на единицу. Значение эталонного синдрома поступает из модуля памяти 2.3.3 в компаратор синдрома 2.2.2, где сравнивается со значением синдрома, полученного при декодировании, которое хранится в триггерах группы 2.2.1. При положительной идентификации на выходе компаратора синдромов 2.2.2 появляется сигнал, который поступает на первый вход счетчика идентифицируемых ошибок 2.2.3. По этому сигналу с группы выходов счетчика идентифицируемых ошибок 2.2.3 на входы дешифратора прибавки 2.4 в параллельном двоичном коде поступает значение, соответствующее номеру зоны модуля памяти 2.3.3, в которой хранится эталонный синдром, значение которого совпало со значением синдрома, полученного при декодировании кодовой комбинации. Одновременно сигнал с выхода компаратора синдромов 2.2.2 поступает на второй вход блока счета адреса 2.3.2, где останавливает управляемый генератор 2.3.2.1 посредством установления высокого уровня на прямом выходе RS-триггера и сбрасывает показания счетчика адреса 2.3.2.2 путем подачи на его первый вход низкого уровня. Если адрес соответствует последнему из эталонных синдромов, записанных в модуле памяти 2.3.3, на втором выходе дешифратора адреса 2.3.1 появляется сигнал, который означает окончание процесса идентификации. Этот сигнал поступает на первый вход блока счета адреса 2.3.2, где останавливает управляемый генератор 2.3.2.1 посредством установления высокого уровня на прямом выходе RS-триггера и сбрасывает показания счетчика адреса 2.3.2.2 посредством подачи на его первый вход низкого уровня. Одновременно этот сигнал поступает на первые входы элементов И группы 2.1.1. Элементы синдрома из триггеров группы 2.2.1 через вторые входы элементов И группы 2.1.1 считываются на входы блока контроля четности 2.1.2. В первом запоминающем устройстве 2.1.3 записано значение T + 1 при четном значении T и T + 2 при нечетном значении T. Во втором запоминающем устройстве 2.1.4 наоборот. При положительном исходе проверки синдрома на четность на первом выходе блока контроля четности 2.1.2 появляется сигнал, который поступает на вход первого запоминающего устройства 2.1.3. При отрицательном исходе проверки синдрома на четность сигнал появляется на втором выходе блока контроля четности 2.1.2 и поступает на вход второго запоминающего устройства 2.1.4. С выхода соответствующего запоминающего устройства в параллельном двоичном коде на входы дешифратора прибавки 2.4 поступает значение T + 1 или T + 2. Такие значения выбраны по следующим причинам. Вероятность появления i ошибок в кодовой комбинации больше вероятности появления в ней j ошибок при i <j (см. А.И. Захаров, Основы передачи данных. Л. BAC, 1985. с. 31 40). Четность числа ошибок соответствует четности выделенного синдрома. Число ошибок должно быть больше T (так как вид выделенного синдрома не совпал ни с одним из эталонных).

Дешифратор прибавки 2.4 формирует последовательность импульсов, число которых соответствует комбинации, поступающей на группу его входов и означает число ошибок в декодированной кодовой комбинации. Эта последовательность импульсов с выхода дешифратора прибавки 2.4 поступает на первый вход счетчика ошибок 3, показания которого увеличиваются на величину прибавки.

Процесс повторяется до тех пор, пока не будет выполнено одно из следующих условий.

1. Счетчик кодовых комбинаций 6 заполнился до порогового уровня. Тогда по сигналу, поступающему с его выхода на второй вход счетчика ошибок 3, происходит сброс показаний последнего. Это означает, что количество ошибок в принятых комбинациях меньше максимально допустимого, и канал передачи данных пригоден к использованию.

2. Заполнился счетчик ошибок 3. Тогда на его выходе появляется сигнал, указывающий на непригодность канала передачи данных. Одновременно этот сигнал поступает на второй вход счетчика кодовых комбинаций 6 и осуществляет сброс показаний последнего.