постоянное запоминающее устройство

Формула изобретения

1. Постоянное запоминающее устройство, содержащее первую матрицу первых элементов памяти, выполненных на транзисторах первого типа проводимости, в которой каждый транзистор имеет управляющий электрод, подключенный к одной из группы первых числовых шин, и токовый канал, подключенный к соответствующей одной из группы первых разрядных шин, вторую матрицу вторых элементов памяти, выполненных на транзисторах второго типа проводимости, в которой каждый транзистор имеет управляющий электрод, подключенный к одной из группы вторых числовых шин, и токовый канал, подключенный к соответствующей одной из группы вторых разрядных шин, средство дешифрации строк с адресным управлением, выходами соединенное с группами первых и вторых числовых шин для выборочного возбуждения первых и вторых элементов памяти под адресным управлением, средство дешифрации столбцов с адресным управлением, выходами соединенное с группами первых и вторых разрядных шин для выборочного соединения первых и вторых элементов памяти с шиной данных под адресным управлением, отличающееся тем, что соответствующая одна из группы первых числовых шин электрически соединена с соответствующей одной из группы вторых числовых шин.

2. Устройство по п. 1, отличающееся тем, что содержит средство параллельного предзаряда первых и вторых разрядных шин.

3. Устройство по п. 1, отличающееся тем, что средство дешифрации строк содержит дешифратор строк с группой входов дешифратора для приема разрядов адреса строки и группой выходов дешифратора для возбуждения одной из числовых шин, группу инверторов, каждый из которых имеет вход инвертора, соединенный с соответствующим выходом дешифратора, группу неинвертирующих элементов, каждый из которых подключен к соответствующему выходу дешифратора параллельно соответствующему инвертору, группу переключателей, каждый из которых обеспечивает подключение либо соответствующего инвертора, либо соответствующего неинвертирующего элемента к соответствующей первой числовой шине под управлением дополнительного адресного разряда.

4. Устройство по п. 1, отличающееся тем, что средство дешифрации строк содержит дешифратор строк с группой входов дешифратора для приема разрядов адреса строки и группой выходов дешифратора для возбуждения одной из числовых шин, группу логических элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, каждый из которых имеет первый вход, соединенный с соответствующим выходом дешифратора, второй вход для приема дополнительного адресного разряда и выход, подключенный к соответствующей первой числовой шине.

Описание изобретения к патенту

Изобретение относится к постоянному запоминающему устройству на полупроводниковых схемах типа базовой пластины (матрица логических элементов), содержащему ячейки памяти, расположенные рядами и колонками, и предназначенные только для чтения эти ячейки памяти разделены на первую и вторую группы, содержащие транзисторы первого и второго типов проводимости соответственно, причем упомянутая полупроводниковая схема содержит системы выбора колонки, предназначенные для выбора, в ответ на сигнал выбора колонки, выхода первой или второй группы.

Интегральная полупроводниковая схема этого типа известна из "1EEE Journal of solide-stati circuits", VOL, SC-20, N 5, 1985 pp 1012-1017, "A 240 K Transistor cmos Arroy with flexibli allocation of memory and channels", Hiromasa Takahashi,

особенно фиг.15. Упомянутая статья описывает схему типа матрицы логических элементов, которая также относится к типу базовой пластины. Вообще интегральная полупроводниковая схема типа базовой пластины содержит множество колонок базовых ячеек, которые расположены одна против другой, каналы связи расположены между колонками на центральной части полупроводниковой схемы. С недавнего времени полупроводниковые схемы типа базовой пластины имеются в наличии с так называемым "множеством логических элементов" (также относящиеся к безканальным матрицам логических элементов); например, смотри статью "The CMOS Gati Forest: An efficient and Flexible High-Performance Asic Desigh Environment", by M Beunder et al b "1EEE Journal of solide-staticircuits", VOL 23, N 2, April 1988, pp 387-399,

где базовые ячейки присутствуют в центральной части полупроводниковой схемы и каналы связи образуются поперек базовых ячеек. Интегральная полупроводниковая схема типа базовой пластины с "множеством логических элементов" допускает объединение большого типа ячеек, потому что каналы связи занимают мало места или вообще не занимают дополнительного пространства. Упомянутая публикация Takahashi описывает (смотри особенно фиг.15) постоянное запоминающее устройство (ПЗУ), реализованное в матрице логических элементов высокой степени интеграции. Упомянутая схема включает первую группу ячеек памяти с n-каналами и вторую группу ячеек памяти с p-каналами. Ячейки памяти с n-каналами или с p-каналами выбираются с помощью декодера колонок.

Целью настоящего изобретения является создание интегральной схемы типа базовой пластинки (вентильная матрица), содержащей схему считывания только ячеек памяти, в которой количество площади чипа, занятое связывающими проводниками для считывания только памяти, уменьшено по сравнению с известным уровнем, причем число ячеек памяти и минимальные размеры, допускаемые технологией изготовления интегральной схемы, имеют фиксированное заданное значение.

Эта цель согласно изобретению достигается тем, что входы первой и второй групп ячеек памяти в одном и том же ряду взаимосвязаны для приема общего сигнала выбора ряда, обеспечивается устройство выбора для выбора одного ряда ячеек памяти или первой или второй группы ячеек памяти. Так как входы первой и второй групп ячеек памяти связаны, одна линия передачи слов достаточна для управления первой и второй группами ячеек памяти, расположенными в одном и том же ряду. Следовательно, в отличие от схемы, раскрытой в упомянутой публикации Takahashi, в которой требуются раздельные линии передачи слов для управления первой и второй группами ячеек памяти в пределах одного и того же ряда, требуется меньшая поверхность полупроводника для управления ячейками памяти. Степень интеграции ячеек на поверхности полупроводника, следовательно, увеличивается. Благодаря наличию упомянутого устройства выбор ряда, согласно изобретению, и наличию устройства выбора колонки, может быть выбрана одна ячейка памяти из первой группы, а также из второй группы ячеек памяти.

Изображение (вариант воплощения) интегральной полупроводниковой схемы согласно изобретению отличается тем, что для каждого ряда устройство выбора включает инвертор и переключающий элемент для подачи инвертированного или неинвертированного общего сигнала выбора ряда в зависимости от адресного сигнала. Ячейка памяти, таким образом, может быть выбрана в первой или во второй группе.

Другое изображение интегральной полупроводниковой схемы согласно изобретению отличается тем, что инвертор и переключающий элемент в ряду образуются с помощью схемы Исключающего ИЛИ. Схема с исключающим ИЛИ предполагает привлекательное выполнение инвертора с присоединенным переключателем в ряду.

Следующее изображение интегральной полупроводниковой схемы согласно изобретению отличается тем, что устройство выбора колонки также принимает адресный сигнал во время работы. Используя тот же самый адресный сигнал, ячейка памяти может быть выбрана из первой или из второй группы ячеек памяти.

Еще одно изображение интегральной полупроводниковой схемы, содержащее управляемое устройство предварительного заряда для заряда и разряда выходов первой группы и для разряда и заряда выходов второй группы соответственно согласно изобретению отличается тем, что полупроводниковая схема содержит управляемое устройство выборки для подключения ячеек памяти к питающей клемме, причем устройство для предварительного заряда и устройство выборки действуют в противоположных фазах во время работы. Так как устройство для предварительного заряда и устройство выборки действуют в противофазе, любые токи короткого замыкания от первой ко второй клемме подачи мощности через ячейки памяти, таким образом, предотвращаются во время предварительного заряда. Следовательно, токи утечки, если они вообще будут, будут очень незначительными, и потребление тока интегральной полупроводниковой схемы согласно изобретению будет низким.

На фиг.1 изображено ПЗУ согласно изобретению; на фиг.2 диаграмма в координатах напряжение/время двух сигналов, имеющих место в схеме, показанной на фиг.1.

Фиг.1 показывает интегральную полупроводниковую схему согласно изобретению. Полупроводниковая схема содержит первый блок ячеек ПЗУ 1 и второй блок ячеек ПЗУ 2. Первый блок 1 включает транзисторы с 11 по 14, с 21 по 24 и с 31 по 34, каждый из которых является МОП-транзистором с каналами n-типа. Второй блок включает транзисторы с 41 по 44, с 51 по 54 и с 61 по 64, каждый из которых является МОП-транзистором p-типа. Полупроводниковая схема далее включает декодер рядов 3, декодер колонок 4, четыре инвертора с 11 по 14, четыре переключателя с 1 по 4, шесть транзисторов предварительного заряжения 19, 29, 39,( и 69, каждый из которых является МОП-транзистором n-типа, два транзистора выборки 100 и 200, относящихся к МОП-транзисторам n-типа и p-типа соответственно и шесть транзисторов выбора колонки 10, 20, 30, 40, 50 и 60, каждый из которых является МОП-транзистором n-типа. Линия передачи слов W1 связывается с затворами транзисторов 11, 12, 31 и 41, 51, 61, которые располагаются в одном и том же ряду. Линия передачи слов W2 связывается с затворами транзисторов 12, 22, 32 и транзисторов 42, 52, 62. Линия передачи слов W3 связывается с затворами транзисторов 13, 23, 33 и 43, 53, 63 и линия передачи слов W4 связывается с затворами транзисторов 14, 24, 34 и 44, 54,64. Выходные линии V1, V2, V3 и V4 декодера рядов 3 связываются через соответствующие переключатели S1, S2, S3 и S4 к линиям передачи слов W1, W2, W3 и W4 соответственно. Выходные линии V1, V2, V3 и V4 декодера рядов связываются с соответствующими линиями передачи слов W1, W2, W3 и W4 или непосредственно (положение 1 переключателей с S1 по S4) или через соответствующие инверторы 11, 12, 13 и 14 (положение 2 переключателей с S1 по S4). Переключатели c S1 по S4 управляются адресным сигналом а3. Декодер рядов 3 принимает адресные сигналы а4 и а5, декодер колонок 4 принимает адресные сигналы а1, а2 и а3. Истоки МОП-транзисторов n-типа с 11 по 14, истоки МОП-транзисторов n-типа с 21 по 24 и истоки транзисторов n-типа с31 по 34 соединяются с питающим проводом который соединяется со второй клеммой V_ss через МОП-транзистор переключения n-типа 100. Затвор транзистора переключения 100 принимает сигнал выборки Ф_s. Истоки транзисторов с 41 по 44, истоки транзисторов с 51 по 54 и истоки транзисторов с 61 по 64 соединяются с питающим проводом который соединяется с первой питающей клеммой V_DD через МОП-транзистор переключения p-типа 200. Затвор транзистора переключения 200 принимает сигнал предварительного заряжения Ф_p. Линии битов b1, b2 и b3 соединяются через соответствующие транзисторы предварительного заряжения 19, 29 и 39 с первой питающей клеммой V_DD, упомянутые транзисторы предварительного заряжения принимают сигнал предварительного заряжения Ф_p. Линии битов b4, b5 и b6 соединяются через соответствующие транзисторы предварительного заряжения 49, 59 и 69 со второй питающей клеммой V_ss, упомянутые транзисторы предварительного заряжения принимают сигнал предварительного заряжения Ф_p. Линии битов b1, b2, b3, b4, b5 и b6 соединяются через соответствующие транзисторы 10, 20, 30, 50 и 60 с общей линией передачи данных DL. Затворы транзисторов 10, 20, 30, 40, 50 и 60 принимают сигналы выбора от декодера колонок 4. В зависимости от запрограммированной информации в ячейке памяти в блоке 1 или блоке 2 сток транзистора в блоке 1 или в блоке 2 соединяется с относящейся к нему линией битов или нет. Сток, например, транзисторов 13 и 14 на фиг.1 соединяется с линией битов b1, как показано крестиком на пересечении стока и линии битов. Сток, например, транзисторов 11 или 12 не соединяется с линией битов b1.

Работа схемы, показанной на фиг.1, будет далее объяснена с обращением к диаграмме напряжение/время, показанной на фиг.2.

Путем примера сперва будет описано чтение информации из ячейки памяти в блоке 1 и потом чтение из ячейки памяти в блоке 2.

Чтение транзисторной ячейки 22 будет описано с помощью примера.

Перед чтением ячейки памяти (транзистора) в блоке 1 или в блоке 2 предварительно заряжаются линии битов с 1 по 6, т.е. линии битов заряжаются, используя транзисторы 19, 29 и 39 и логический высокий сигнал предварительного заряжения Ф_p до величины, равной или примерно равной положительному питающему напряжению V_DD минус пороговое напряжение транзисторов 19, 29 и 39. Линии битов b4, b5 и b6 разряжаются, используя транзисторы 49, 59 и 69 и логический высокий сигнал предварительного заряжения Ф_p до величины, равной или примерно равной питающему напряжению V_ss.

Декодер рядов 3 и декодер колонок 4 являются приборами известного типа. Для декодера рядов 3 это означает, что для выбора выходной линии эта выходная линия содержит логическое высокое напряжение, в то время как другие выходные линии содержат логические низкие напряжения. То же самое применимо к декодеру колонок 4, т.е. только один транзистор из транзисторов 10, 20, 30, 40 и 60 выбирается посредством логического высокого сигнала.

Для выбора МОП-транзисторной ячейки n-типа 22, после предварительного заряда, поэтому, выходная линия V2 является логической высокой и другие выходные линии V1, V3 и V4 являются логическими низкими. Переключатели с S1 по S4 все находятся в положении 1 при выборе ячейки в блоке 1, упомянутые сигналы управляются адресным сигналом а3. Адресный сигнал также сообщается декодеру колонок 4, так что декодер колонок 4 выбирает, под управлением логического сигнала а3, или один из транзисторов 10, 20 и 30, или один из транзисторов 40, 50 и 60. При выборе транзистора 22 в блоке 1 декодер колонок 4 также выбирает транзистор 20. Так как транзистор выборки 100 управляется посредством логического высокого сигнала выборки Ф_s во время чтения транзистора 22 (после предварительного заряжения), как показано на фиг.2, исток транзистора 22 соединяется с питающей клеммой V_ss. Так как сток транзистора 22 соединяется с линией битов b2, обозначенной крестиком на фиг. 1, линия битов b2, которая положительно предварительно заряжена, разряжается через транзистор 22 и переходит на логический низкий уровень. Так как транзистор 20 также выбирается, линия передачи данных DL также переходит на логический низкий уровень. Однако, при выборе транзистора в блоке 1, сток которого не связывается с относящейся к нему линией битов (например, транзистор 23), линия передачи данных DL принимает логическое высокое значение из-за того факта, что относящаяся к ней (предварительно заряженная) линия битов не разряжается.

Дальнейшее имеет место для выбора ячейки МОП-транзистора p-типа в блоке 2. До выбора транзисторной ячейки линии битов b4, b5 и b6 полностью или почти полностью разряжаются посредством транзисторов предварительного заряда 49, 59 и 69 и логического высокого сигнала предварительного заряда Ф_p, как уже описывалось. При наличии потом логического низкого сигнала предварительного заряжения Ф_p МОП-транзистор p-типа 200 открывается так, что истоки всех транзисторов в блоке 2 принимают положительное питающее напряжение. После представления правильных адресных сигналов а4 и а5 для выбора, например, ячейки МОП-транзистора p-типа 52 выходная линия V2 переходит на логический высокий уровень и выходные линии V1, V3 и V4 переходят на логический низкий уровень. Переключатели с S1 по S4 занимают положение 2 под влиянием адресного сигнала а3 при выборе транзисторной ячейки в блоке 2. В результате сигналы на выходных линиях с V1 по V4 инвертируются и направляются в линии передачи слов с W1 по W4 соответственно. Поэтому линии передачи слов W1, W3 и W4 являются логическими единицами и линия передачи слов W2 является логическим нулем, так что выбирают ячейки МОП-транзисторов p-типа 42, 52 и 62 в блоке 2. Так как вывод стока ячейки МОП-транзистора p-типа 52 не соединяется с линией битов b5, представленной на фиг.1 отсутствием крестика на пересечении стока и соответствующей линией битов, транзистор 52 не проводит ток, и линия битов b4 не заряжается. На основе адресных сигналов от а1 до а3 декодером колонок 4 выбирается транзистор 50, так что линия битов 45 соединяется с линией передачи данных DL. Поэтому уровень на линии передачи данных логический низкий.

Если вместо транзисторной ячейки 52 в вышеприведенном примере выбиралась транзисторная ячейка 53, то была бы заряжена линия битов b5 из-за соединения стока транзисторной ячейки 53 к линии битов b5 (обозначено крестиком на фиг. 1). Линия передачи данных DL тогда перешла бы на логический высокий уровень.

Так как предварительное заряжение и выборка линий битов в схеме, показанной на фиг. 1, происходит в противофазе, то токи короткого замыкания от питающей клеммы V_DD к питающей клемме V_ss через или ячейки памяти на МОП-транзисторах n-типа в блоке 1, или ячейки памяти на МОП-транзисторах p-типа в блоке 2 предотвращаются, так что потребление тока схемой согласно изобретению низкое.

Функция одного или более инверторов с 11 по 14 и соединенных с ними переключателей с S1 или S4 может быть реализована, например, путем схемы Исключающее ИЛИ. Сигнал на выходной линии V ( V1, V2, V3 или V4) и адресный сигнал а3 в этом случае формируют входные сигналы, и сигналы на присоединенной линии передачи слов W (W1, W2, W3 или W4) формируют выходной сигнал схемы Исключающее ИЛИ.

Из этих известных технических решений следует, что изображение ПЗУ согласно изобретению, показанному на фиг.1, является только одним из многих возможных изображений. Показанное ПЗУ, которое разделяется на 4 ряда и 6 колонок, служит только для иллюстрации работы схемы. Число рядов и колонок в схеме согласно изобретению может быть произвольным. Очевидно, что схема согласно изобретению может использоваться также в качестве противопоставления схеме, показанной на фиг.1, для одновременного выбора одной или более ячеек памяти, которые располагаются в том же самом ряду схемы.

Для достижения этого соответствующие линии битов должны быть присоединены к раздельным линиям передачи данных DL1, DL2 и т.д. так что информация из памяти может считываться параллельно.