полупроводниковое устройство неразрушаемой памяти
Классы МПК: | G11C7/00 Устройства для записи или считывания информации в цифровых запоминающих устройствах |
Автор(ы): | Джин-ки Ким[KR], Канг-деог Сух[KR] |
Патентообладатель(и): | Самсунг Электроникс Ко., Лтд. (KR) |
Приоритеты: |
подача заявки:
1992-04-29 публикация патента:
27.11.1997 |
Полупроводниковое устройство неразрушаемой памяти относится, в частности, к стираемому и электрически программируемому ПЗУ. Устройство включает сеть ячеек памяти, устроенную в виде матрицы, имеющей ячейки И-НЕ, образованную множеством последовательно соединенных ячеек памяти, каждая из которых выполнена путем наложения слоя накопления зарядов и управляющего затвора на полупроводниковую подложку и имеет возможность электрического стирания посредством взаимного обмена заряда между слоем накопления зарядов и подложкой, схему защелки данных LT, источник высоковольтного напряжения HV, схему источника тока CS, схему проверки программирования PC и схему детектирования состояния программирования PS. Кроме того, используется буфер страниц PB стираемой и электрически программируемой памяти, имеющей функцию страничного режима. 2 з.п. ф-лы, 7 ил.
Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6, Рисунок 7, Рисунок 8
Формула изобретения
1. Полупроводниковое устройство неразрушаемой памяти, содержащее матрицу ячеек памяти, фиксаторы данных и источники высоковольтного напряжения по числу столбцов матрицы ячеек памяти, каждая из которых выполнена наложением слоя накопления заряда и управляющего затвора на полупроводниковую подложку, управляющие затворы ячеек памяти каждой строки матрицы объединены и являются соответствующим адресным входом устройства, последовательно соединенные ячейки памяти каждого столбца матрицы объединены в соответствующую ячейку структуры И НЕ, информационный вход-выход которой соединен с соответствующей разрядной шиной устройства, первые и вторые входы выборки ячеек структуры И НЕ соответственно объединены и являются первым и вторым входами выборки устройства, тактовый вход каждого фиксатора данных является первым управляющим входом устройства, первые информационные входы-выходы каждого фиксатора данных и каждого источника высоковольтного напряжения соединены с соответствующей разрядной шиной устройства, тактовый вход и вход программирования источника высоковольтного напряжения являются соответственно вторым управляющим входом и входом программирования устройства, отличающееся тем, что в него введены блоки проверки программы по числу столбцов матрицы ячеек памяти, блок детектирования состояния программирования и источник тока, выходы которого соединены с входами соответствующих блоков проверки программы, выходы которых и выходы-входы фиксаторов данных соответственно объединены и подключены к соответствующим информационным входам блока детектирования состояния программирования, выход которого является выходом проверочного сигнала устройства, тактовый вход источника тока и первый и второй тактовые входы блока детектирования состояния программирования являются соответственно третьим, четвертым и пятым управляющими входами устройства, вход источника тока соединен с шиной опорного напряжения устройства. 2. Устройство по п.1, отличающееся тем, что источник тока содержит источник опорного тока, выполненный на p-канальном МОП-транзисторе, исток которого соединен с первой шиной питания источника, нагрузочный n-канальный МОП-транзистор, затвор которого соединен с первым входом источника тока, ключевой n-канальный МОП-транзистор, исток и затвор которого соединены соответственно с второй шиной питания и тактовым входом источника, группу выходных p-канальных МОП-транзисторов и группу выходных ключевых n-канальных МОП-транзисторов по числу столбцов матрицы ячеек памяти, затвор p-канального МОП-транзистора и затворы выходных p-канальных МОП-транзисторов группы объединены и подключены к объединенным стокам p-канального и нагрузочного n-канального МОП-транзисторов, исток последнего соединен со стоком ключевого n-канального МОП-транзистора, истоки выходных p-канальных МОП-транзисторов группы подключены к первой шине питания источника тока, стоки выходных p-канальных МОП-транзисторов группы соединены со стоками соответствующих выходных ключевых n-канальных МОП-транзисторов группы, истоки которых соединены с соответствующими выходами источника тока, затворы выходных ключевых n-канальных МОП-транзисторов подключены к тактовому входу источника тока. 3. Устройство по п.1, отличающееся тем, что блок детектирования состояния программирования содержит узел прямого смещения сигнала, узел обратного смещения сигнала и выходной элемент, выход которого соединен с выходом блока детектирования состояния программирования, первый и второй тактовые входы которого соединены соответственно с управляющими входами узла прямого смещения сигнала и первым входом выходного элемента, второй вход которого через инвертор соединен с выходами узла прямого смещения сигнала и узла обратного смещения сигнала, входы последнего из которых соединены с информационными входами блока, вывод узла прямого смещения сигнала подключен к первой шине питания блока, выводы узла обратного смещения сигнала подключены к второй шине питания блока.Описание изобретения к патенту
Изобретение относится к полупроводниковому устройству неразрушаемой памяти и способу ее программирования, более точно к стираемому и электрически программируемому ПЗУ, имеющему ячейки в виде структур И-НЕ, и способу, дающему возможность оптимизированного программирования данных, использующему вышеуказанное ПЗУ. На фиг. 1 показана обычная ячейка структуры НЕ-И первого поколения и ее эквивалентная схема, вид сверху; на фиг. 2 условия управляющих напряжений во время операции считывания и временная диаграмма управляющих напряжении во время операций стирания и программирования стираемой и электрически программируемой памяти, имеющей ячейку структуры И-НЕ первого поколения. Рабочие условия выбранной ячейки при стирании и программировании в обычной стираемой и электрически программируемой памяти первого поколения следующие. Во-первых, при стирании путем подачи напряжения стирания (17 В) на затвор CL 5 выбранной ячейки CT 5 и напряжения OB на сток ячейки из стока в плавающий затвор за счет F-N туннельного эффекта (Фоулера-Нордхейма) инжектируются электроны, так что пороговое напряжение ячейки становится положительным. При программировании путем подачи напряжения OB на затвор выбранной ячейки CT 5 и напряжения программирования (22В) на ее сток за счет F-N туннельного эффекта электроны эмиттируются из плавающего затвора в сток ячейки, так что пороговое напряжение ячейки становится отрицательным (см. Журнал по твердотельным схемам института инженеров электриков, октябрь 1989, с. 1238 1243). Следовательно, при стирании и программировании на тонкий оксидный слой для создания туннельного эффекта со стороны стока ячейки непрерывно прикладывается удар, который воздействует на прочность (число циклов записи) и сохранность данных (характеристику сохранения заряда плавающего затвора) ячейки. В частности, если размеры ячейки существенно уменьшаются при достижении более высоких плотностей и емкостей, вышеуказанная характеристика надежности ухудшается еще более. Фиг. 3 (а и б) представляют схематические виды ячейки для иллюстрирования операции стирания и программирования стираемой и электрически программируемой памяти, имеющей обычную ячейку структуры И-НЕ второго поколения. В стираемой и электрически программируемой памяти второго поколения при стирании (фиг. 3,а) к затвору CG выбранной ячейки прикладывается напряжение OB, а к подложке SU, истоку S и стоку D -напряжение стирания (20В), так что электроны эмиттируются из плавающего затвора FG ячейки в подложку SU, что делает пороговое напряжение ячейки отрицательным. При программировании (фиг. 3,б) к затвору CG выбранной ячейки прикладывается напряжение программирования (18В), а к подложке SU, истоку S и стоку D прикладывается OB, так что электроны инжектируются из подложки SU в плавающий затвор FG ячейки, что делает пороговое напряжение ячейки положительным. То есть эти рабочие условия противоположны рабочим условиям стираемой и электрически программируемой памяти первого поколения, а инжекция и эмиттирование электронов не ограничены до стока ячейки, но возникают через ее плавающий затвор, подложку и сток, так же как и сток. Следовательно, ток утечки через тонкий запорный оксидный слой для создания туннельного эффекта, который вызывает удар при стирании и программировании, может быть уменьшен, тем самым значительно повышая надежность ячейки. В дополнение к этому пороговое напряжение ячейки во время стирания отрицательно и проблема перестирания является решенной (см. Симпозиум по СБИС технологии, 1990, с. 129 и 130). Однако, как показано на фиг. 4,а, поскольку из-за больших изменений напряжения, вызываемых изменениями параметров процесса во время программирования ячейки в стираемой и электрически программируемой памяти второго поколения, характеристика распределения порогового напряжения программируемой ячейки ухудшается, то возникает явление перепрограммирования. Другими словами, даже если в пределах ячеечной цепочки структур НЕ-И стираемой и электрически программируемой памяти перепрограммирована только одна ячейка, то не считывается вся цепочка ячеек. Соответственно, чтобы поддержать оптимальные условия программирования, требуется некоторое устройство для предотвращения перепрограммирования. Когда, как показано на фиг. 4,б, программирование повторяется при проверке программы, можно заметить, что пороговое напряжение ячейки распределено равномерно. Таким образом, обычно состояния программируемых данных стираемого и электрически программируемого ПЗУ проверяются и внешним контроллером проверки выполняется повторное программирование данных, который выполняет алгоритм, показанный на фиг. 5, чтобы оптимизировать программирование данных. Алгоритм проверки программирования данных загружает данные в режиме страницы и защелкивает вводимые данные. Затем после программирования защелкнутых данных в каждую ячейку выбранной линейки ячеек данные считываются, чтобы проверить состояние программированных данных. Когда считываемые данные такие же, как и ожидаемое значение, программирование завершается. Когда же считываемые данные отличаются от ожидаемого значения, как показано на фиг. 6, биты данных, соответствующие ячейке, программирование на "1" у которой не удалось, удерживаются на "1", а биты данных, соответствующие ячейке, в которой "1" или "О" запрограммировались нормально, устанавливаются на нуль. Данные, обрабатываемые вышеописанным образом, повторно регулируются в режиме страницы и регулируемые данные повторно программируются в каждую ячейку выбранной линейки ячеек. После повторного программирования данные считываются, чтобы проверить запрограммированное состояние каждой ячейки, так что операция программирования заканчивается тогда, когда программирование оказывается в нормальном состоянии. Иными словами, когда программирование оказывается в ненормальном состоянии, циклический процесс считывания данных и программирования скорректированных данных повторяется, как описано выше (см. Журнал по твердотельным схемам института инженеров электриков, апрель 1991, с. 492 496). Однако в соответствии с вышеописанным обычным алгоритмом проверки должен повторно выполняться процесс, в котором данные, программируемые внешним контроллером, считываются и проверяются, а затем загружаются снова для повторного программирования до тех пор, пока не будет детектировано нормальное запрограммированное состояние каждой ячейки, что ухудшает характеристику всей системы. Целью изобретения является создание полупроводникового устройства неразрушаемой памяти, которое может автоматически оптимизировать программирование данных посредством одноразовой автоматической загрузки данных. Другой целью изобретения является создание полупроводникового устройства неразрушаемой памяти, которое может предотвратить явление перепрограммирования данных. Еще одной целью изобретения является создание оптимального способа программирования полупроводникового устройства неразрушаемой памяти, который может автоматически оптимизировать программирование данных внутри чипа. Чтобы достичь этих и других целей изобретения, предусмотрено полупроводниковое устройство неразрушаемой памяти, содержащеесеть ячеек памяти, устроенную в виде матрицы, имеющей ячейки И-НЕ, образованную множеством последовательно соединенных ячеек памяти, каждая из которых образована наложением слоя накопления зарядов и управляющего затвора на полупроводниковую подложку, и имеет возможность электрического стирания посредством взаимного обмена заряда между слоем накопления заряда и подложкой;
схему защелки данных для обеспечения данных программы для битовых линеек сети ячеек памяти;
схему высоковольтного источника питания для подачи предопределенного высокого напряжения к битовым линейкам сети ячеек памяти в соответствии с состоянием данных схемы защелки данных;
схему источника тока для подачи тока проверки к битовым линейкам сети ячеек памяти, для того чтобы подтвердить запрограммированное состояние данных после их программирования в сеть ячеек памяти;
устройство проверки программ для инвертирования состояния данных схемы защелки данных в ответ на то, протекает или нет через ячейку памяти ток проверки, поданный к битовым линейкам, когда этот ток проверки подается к управляющему затвору ячейки памяти, которая должна быть проверена;
схему детектирования состояния программы для генерирования сигнала детектирования состояния программы в ответ на операцию инвертирования состояния данных схемы защелки схемой проверки программы. Кроме того, изобретение обеспечивает способ для оптимального программирования полупроводникового устройства неразрушаемой памяти, который предусматривает блочно-страничный режим, при котором множество цепочек ячеек структуры И-НЕ стирается блоками, а входные данные, защелкиваемые в буфер страниц, одновременно программируются в ячейки выбранного ряда ячеек, содержащий этапы
проверки программирования, которая подает управляющее напряжение проверки и ток проверки к каждой ячейке выбранной линейки ячеек, проверяет запрограммированное состояние данных в каждой ячейке и инвертирует только данные буфера страниц, соответствующие среди запрограммированных ячеек ячейке, имеющей нормально запрограммированные данные, в ответ на операцию проверки;
повторного программирования, которое повторно программирует данные буфера страниц, скорректированные указанным этапом проверки, в каждую ячейку выбранной линейки ячеек;
автоматического повторения этапов проверки и повторного программирования до тех пор, пока соответствующая инверсия данных буфера страниц не будет полностью выполнена путем нормального программирования данных в каждую из ячеек выбранной линейки ячеек, посредством чего программирование данных длиной в одну страницу может быть оптимизировано только при однократном вводе внешних данных и без перепрограммирования. На фиг. 1 показана цепочка ячеек структуры И-НЕ обычного стираемого и электрически программируемого ПЗУ первого поколения и его эквивалентная схема, вид сверху; на фиг. 2 осциллограмма напряжений, подаваемых во время операций считывания, стирания и программирования цепочки ячеек структуры И-НЕ первого поколения; на фиг. 3 (а и б) схематические виды для иллюстрирования операций стирания и программирования стираемого и электрически программируемого ПЗУ второго поколения; на фиг. 4 (а и б) графики, изображающие характеристику распределения порогового напряжения запрограммированной ячейки по отношению к изменению напряжения программирования стираемого и электрически программируемого ПЗУ второго поколения с проверкой и без нее соответственно; на фиг. 5 блок-схема, показывающая алгоритм программы проверки стираемого и электрически программируемого ПЗУ второго поколения; на фиг. 6 запрограммированное состояние в соответствии с алгоритмом программы проверки по фиг. 5; на фиг. 7 принципиальная схема сети ячеек и схема детектирования в стираемом и электрически программируемом ПЗУ второго поколения в соответствии с изобретением. В таблице показано состояние напряжений каждой части фиг. 7 во время программирования данных и проверки запрограммированного состояния. Обратимся к фиг. 7, которая иллюстрирует сеть ячеек стираемой и электрически программируемой памяти, имеющей ячейки структуры И-НЕ, а также схему детектирования запрограммированного состояния в соответствии с изобретением. Каждая битовая линейка BL1-BL1024 соединена с ячейкой структуры И-НЕ блока цепочки CE, состоящего из транзистора выбора цепочки ST, восьми транзисторов ячейки CT1-CT8 и транзистора выбора земли GT, которые соединены последовательно. Транзистор выбора цепочки ST и транзистор выбора земли GT имеют МОП-структуру и их затворы соответственно соединены с линиями выбора SL1 и SL2. Каждый транзистор ячейки CT1 CT8 имеет истощенную МОП-структуру с плавающим затвором управления и подложкой, а каждый затвор управления соответственно соединен с линиями управления CL1 CL8. Кроме того, каждая битовая линейка BL1 BL1024 соединена с соответствующей схемой высоковольтного источника питания HV для подачи на битовую линейку высоковольтного напряжения программирования во время программирования данных, соответствующей схемой защелки битовой линейки LT, в которую будут загружаться внешние входные данные, схемой источника тока CS для подачи тока проверки во время проверки программы и соответствующим блоком проверки программы PC для инвертирования данных схемы защелки битовой линейки LT в ответ на неудовлетворительное программирование во время проверки программы. Схема высоковольтного источника питания HV представляет обычную схему высоковольтной накачки, которая составлена из транзисторов PT1 и PT2 и конденсатора накачки C. Сток транзистора PT1 соединен с источником напряжения программирования Vpp, его затвор соединен с битовой линейкой BL1, а его исток соединен с затвором транзистора PT2. Сток транзистора PT2 соединен с его затвором и одной клеммой конденсатора накачки C, его исток также соединен с битовой линейкой BL1. Когда тактовый сигнал
![полупроводниковое устройство неразрушаемой памяти, патент № 2097842](/images/patents/375/2097163/8856.gif)
![полупроводниковое устройство неразрушаемой памяти, патент № 2097842](/images/patents/375/2097163/8856.gif)
![полупроводниковое устройство неразрушаемой памяти, патент № 2097842](/images/patents/375/2097163/8856.gif)
![полупроводниковое устройство неразрушаемой памяти, патент № 2097842](/images/patents/375/2097163/8856.gif)
![полупроводниковое устройство неразрушаемой памяти, патент № 2097842](/images/patents/375/2097163/8856.gif)
![полупроводниковое устройство неразрушаемой памяти, патент № 2097842](/images/patents/375/2097163/8856.gif)
![полупроводниковое устройство неразрушаемой памяти, патент № 2097842](/images/patents/375/2097163/8856.gif)
![полупроводниковое устройство неразрушаемой памяти, патент № 2097842](/images/patents/375/2097842/2097842-2t.gif)
![полупроводниковое устройство неразрушаемой памяти, патент № 2097842](/images/patents/375/2097163/8856.gif)
![полупроводниковое устройство неразрушаемой памяти, патент № 2097842](/images/patents/375/2097163/8856.gif)
![полупроводниковое устройство неразрушаемой памяти, патент № 2097842](/images/patents/375/2097163/8856.gif)
![полупроводниковое устройство неразрушаемой памяти, патент № 2097842](/images/patents/375/2097163/8856.gif)
![полупроводниковое устройство неразрушаемой памяти, патент № 2097842](/images/patents/375/2097842/2097842-3t.gif)
![полупроводниковое устройство неразрушаемой памяти, патент № 2097842](/images/patents/375/2097842/2097842-4t.gif)
![полупроводниковое устройство неразрушаемой памяти, патент № 2097842](/images/patents/375/2097163/8856.gif)
![полупроводниковое устройство неразрушаемой памяти, патент № 2097842](/images/patents/375/2097163/8856.gif)
![полупроводниковое устройство неразрушаемой памяти, патент № 2097842](/images/patents/375/2097842/2097842-5t.gif)
![полупроводниковое устройство неразрушаемой памяти, патент № 2097842](/images/patents/375/2097163/8856.gif)
Класс G11C7/00 Устройства для записи или считывания информации в цифровых запоминающих устройствах