логический элемент дизъюнкция f_ct (f + t) / запрет f по t (f)

Классы МПК:	H03K19/0948 с использованием комплементарных МОП-структур
Автор(ы):	Игнатьев С.М.
Патентообладатель(и):	Акционерное общество открытого типа Научно- исследовательский институт молекулярной электроники и завод "Микрон"
Приоритеты:	подача заявки: 1995-03-16 публикация патента: 20.01.1998

Изобретение относится к электронике и предназначено для использования в логических устройствах на комплементарных МДП транзисторах, его задачей является упрощение логического элемента, решаемой за счет изменения связей истоков первого n-МДП и второго p-МДП транзисторов 3 и 2, позволившего использовать общие p-канальный и n-канальный МДП ключи 5 и 6 для формирования логических состояний функции F по обоим выходам 10 ДИЗЪЮНКЦИЯ F с t (F+t) и 12 ЗАПРЕТ F по t (F логический элемент дизъюнкция fct (f + t) / запрет f по t (f<img src=

), патент № 2102835" SRC="/images/patents/369/2102003/183.gif" ALIGN="ABSMIDDLE"> логический элемент дизъюнкция fct (f + t) / запрет f по t (f<img src=

), патент № 2102835" SRC="/images/patents/369/2102835/2102835-2t.gif" ALIGN="ABSMIDDLE">). Кроме названных компонентов, на схеме устройства обозначены первый p-канальный МДП транзистор 1, второй n-канальный МДП транзистор 4, инверсный и прямой входы 7 и 8 сигнала t, шины 9 и 11 положительного и отрицательного напряжения питания. 3 ил.

Рисунок 1, Рисунок 2, Рисунок 3

Формула изобретения

Логический элемент ДИЗЪЮНКЦИЯ F с t(F + t)/ЗАПРЕТ F по t

), патент № 2102835" SRC="/images/patents/369/2102835/2102835-18t.gif" ALIGN="ABSMIDDLE"> содержащий первый и второй p-канальные МДП транзисторы обогащенного типа, первый и второй n-канальные МДП транзисторы обогащенного типа, p-канальный МДП ключ

формирователь единиц функци F и n-канальный МДП ключ формирователь нулей функции F, затворы первого и p-МДП и первого n-МДП транзисторов соединены и являются инверсным входом сигнала t, а затворы второго p-МДП и второго n-МДП транзисторов соединены и являются прямым входом сигнала t, истоки первого p-МДП транзистора и p-канального МДП ключа подключены к шине положительного напряжения питания, а их стоки соединены со стоком первого n-МДП транзистора и являются выходом ДИЗЪЮНКЦИЯ F с t (F + t), истоки второго n-МДП транзистора и n-канального МДП ключа подключены к шине отрицательного напряжения питания, стоки их соединены со стоком второго p-МДП транзистора и являются выходом ЗАПРЕТ F по t логический элемент дизъюнкция fct (f + t) / запрет f по t (f<img src=

), патент № 2102835" SRC="/images/patents/369/2102835/2102835-19t.gif" ALIGN="ABSMIDDLE"> отличающийся тем, что истоки первого n-МДП и второго p-МДП транзисторов подключены соответственно к выходам ЗАПРЕТ F по t логический элемент дизъюнкция fct (f + t) / запрет f по t (f<img src=

), патент № 2102835" SRC="/images/patents/369/2102835/2102835-20t.gif" ALIGN="ABSMIDDLE"> и ДИЗЪЮНКЦИЯ F с t (F + t).

Описание изобретения к патенту

Изобретение относится к электронике и предназначено для использования в логических устройствах на комплементарных транзисторах структуры металл-диэлектрик-полупроводник (МДП).

Известно выполнение сопряженных логических операций вида ДИЗЪЮНКЦИЯ F с t (F+t) и ЗАПРЕТ F по t (F логический элемент дизъюнкция fct (f + t) / запрет f по t (f<img src=

), патент № 2102835" SRC="/images/patents/369/2102835/2102835-4t.gif" ALIGN="ABSMIDDLE"> ), где F и t произвольная булева функция и булева переменная соответственно, с помощью пары КМДП вентилей 2И-НЕ и 2ИЛИ-НЕ, на первые входы которых поступают соответственно инверсный и прямой сигналы t, а на вторые входы инверсия функции F с выхода дополнительного элемента [1] Подобные устройства имеют низкое быстродействие в силу двухкаскадности тракта распространения сигнала F.

Названный недостаток можно исправить введением p- и n-канальных МДП ключей формирователей единиц и нулей функции F непосредственно в электрическую схему КМДП вентилей [2] Такое устройство по технической сущности наиболее близко к изобретению.

Наиболее близкий аналог содержит первый и второй p-канальные МДП транзисторы 1 и 2 обогащенного типа, первый и второй n-канальные МДП транзисторы 3 и 4 обогащенного типа, первый и второй p-канальные МДП ключи 5-1 и 5-2 формирователи единиц функции F, первый и второй n-канальные МДП ключи 6-1 и 6-2 формирователи нулей функции F. Затворы транзисторов 1 и 3 соединены и являются инверсным входом 7 сигнала t, а затворы транзисторов 2 и 4 соединены и являются прямым входом 8 сигнала t. Истоки транзистора 1, ключей 5-1 и 5-2 подключены к шине 9 положительного напряжения питания, стоки транзистора 1 и ключа 5-1 соединены со стоком транзистора 3 и являются выходом 10 ДИЗЪЮНКЦИЯ F с t (F+t), сток ключа 5-2 соединен с истоком транзистора 2. Истоки транзистора 4, ключей 6-1 и 6-2 подключены к шине 11 отрицательного напряжения питания, сток ключа 6-1 соединен с истоком транзистора 3, а стоки транзистора 4 и ключа 6-2 соединены со стоком транзистора 2 и являются выходом 12 ЗАПРЕТ F по t (F логический элемент дизъюнкция fct (f + t) / запрет f по t (f<img src=

), патент № 2102835" SRC="/images/patents/369/2102835/2102835-5t.gif" ALIGN="ABSMIDDLE"> ).

Устройство работает следующим образом.

При единичных состояниях функции F у ключей 5-1 и 5-2 образуются каналы, соединяющие их стоки с шиной 9 положительного напряжения питания, в то время как у ключей 6-1 и 6-2 каналы отсутствуют. В результате этого на выходе 10 независимо от напряжения на входе 7 формируется высокий логический уровень. Такой же логический уровень на выходе 12 может быть сформирован при наличии низкого логического напряжения на входе 8, открывающего канал у транзистора 2 и закрывающего транзистор 4. Если на входе 8 высокий логический уровень напряжения, транзистор 2 закрыт, а транзистор 4 имеет канал, соединяющий выход 12 с шиной 11 отрицательного напряжения питания, что обусловливает низкий уровень на выходе 12. То же самое происходит с выходом 12 при нулевых состояниях функции F, когда каналы образуются у ключей 6-1 и 6-2 и исчезают у ключей 5-1 и 5-2. В этих случаях низкой логический уровень формируется на выходе 10 только при отсутствии канала у транзистора 1 и его наличии у транзистора 3, то есть когда на входе 7 установлен высокий уровень. Описанная логика работы элемента соответствует выполнению логических операций ДИЗЪЮНКЦИЯ F с t (F+t) по выходу 10 и ЗАПРЕТ F по t (F логический элемент дизъюнкция fct (f + t) / запрет f по t (f<img src=

), патент № 2102835" SRC="/images/patents/369/2102835/2102835-6t.gif" ALIGN="ABSMIDDLE"> ) по выходу 12.

Недостатком этого устройства является его избыточность, обусловленная наличием пар, дублирующих друг друга по выполняемым функциям p- и n-канальных МДП ключей, приводящая к значительному увеличению числа транзисторов в схеме при усложении функции F.

Задачей изобретения является упрощение логического элемента.

Поставленная задача решается за счет того, что в логическом элементе ДИЗЪЮНКЦИЯ F с t (F+t)/ЗАПРЕТ F по t (F логический элемент дизъюнкция fct (f + t) / запрет f по t (f<img src=

), патент № 2102835" SRC="/images/patents/369/2102835/2102835-7t.gif" ALIGN="ABSMIDDLE"> ), содержащем первый и второй p-канальные МДП транзисторы обогащенного типа, первый и второй n-канальные МДП транзисторы обогащенного типа, p-канальный МДП ключ формирователь единиц функции F и n-канальный МДП ключ формирователь нулей функции F, затворы первого p-МДП и первого n-МДП транзисторов соединены и являются инверсным входом сигнала t, а затворы второго p-МДП и второго n-МДП транзисторов соединены и являются прямым входом сигнала t, истоки первого p-МДП транзистора и p-канального МДП ключа подключены к шине положительного напряжения питания, а их стоки соединены со стоком первого n-МДП транзистора и являются выходом ДИЗЪЮНКЦИЯ F с t (F+t), истоки второго n-МДП транзистора и n-канального МДП ключа подключены к шине отрицательного напряжения питания, стоки их соединены со стоком второго p-МДП транзистора и являются выходом ЗАПРЕТ F по t (F логический элемент дизъюнкция fct (f + t) / запрет f по t (f<img src=

), патент № 2102835" SRC="/images/patents/369/2102835/2102835-8t.gif" ALIGN="ABSMIDDLE"> ), истоки первого n-МДП и второго p-МДП транзисторов подключены соответственно к выходам ЗАПРЕТ F по t (F логический элемент дизъюнкция fct (f + t) / запрет f по t (f<img src=

), патент № 2102835" SRC="/images/patents/369/2102835/2102835-9t.gif" ALIGN="ABSMIDDLE"> ) и ДИЗЪЮНКЦИЯ F с t (F+t).

Указанное выполнение логического элемента позволяет выполнять две сопряженные логические операции ДИЗЪЮНКЦИЯ F с t (F+t) и ЗАПРЕТ F по t (F логический элемент дизъюнкция fct (f + t) / запрет f по t (f<img src=

), патент № 2102835" SRC="/images/patents/369/2102835/2102835-10t.gif" ALIGN="ABSMIDDLE"> ) по двум независимым выходам, используя общие цепи формирования логических состояний функции F.

Отличительными признаками изобретения, позволившими получить новый технический результат, являются связи истоков первого p-МДП и второго n-МДП транзисторов.

Проведенные патентные исследования подтвердили новизну изобретения, а также показали, что в литературе отсутствуют данные, указывающие на влияние отличий патентуемого изобретения на достижение технического результата. Поэтому следует считать, что патентуемое изобретение соответствует критериям новизны и изобретательского уровня.

Изобретение поясняется чертежами, на которых изображены принципиальные электрические схемы устройства-аналога фиг. 1, патентуемого логического элемента фиг. 2 и вариант выполнения n- и p-канальных МДП ключей при реализации функции

), патент № 2102835" SRC="/images/patents/369/2102835/2102835-11t.gif" ALIGN="ABSMIDDLE"> фиг. 3.

Логический элемент ДИЗЪЮНКЦИЯ F с t (F+t)/ЗАПРЕТ F по t (F

), патент № 2102835" SRC="/images/patents/369/2102835/2102835-12t.gif" ALIGN="ABSMIDDLE"> ) содержит первый и второй p-канальные МДП транзисторы 1 и 2 обогащенного типа, первый и второй n-канальные МДП транзисторы 3 и 4 обогащенного типа, p-канальный МДП ключ 5 формирователь единиц функции F и n-канальный МДП ключ 6 формирователь нулей функции F. Затворы транзисторов 1 и 3 соединены и являются инверсным входом 7 сигнала t, а затворы транзисторов 2 и 4 соединены и являются прямым входом 8 сигнала t. Истоки транзистора 1 и ключа 5 подключены к шине 9 положительного напряжения питания, а их стоки соединены с истоком транзистора 2, стоком транзистора 3 и являются выходом 10 ДИЗЪЮНКЦИЯ F с t (F+t), истоки транзистора 4 и ключа 6 подключены к шине 11 отрицательного напряжения питания, стоки их соединены со стоком транзистора 2, истоком транзистора 3 и являются выходом 12 ЗАПРЕТ F по t (F логический элемент дизъюнкция fct (f + t) / запрет f по t (f<img src=

), патент № 2102835" SRC="/images/patents/369/2102835/2102835-13t.gif" ALIGN="ABSMIDDLE"> ).

Устройство работает следующим образом.

При единичных состояниях функции F у ключа 5 образуется канал, соединяющий его сток с шиной 9 положительного напряжения питания, в то время как у ключа 6 канал отсутствует. В результате этого на выходе 10 независимо от напряжения на входе 7 формируется высокий логический уровень. Такой же логический уровень на выходе 12 может быть сформирован при наличии низкого логического напряжения на входе 8, открывающего канал у транзистора 2 и закрывающего транзистор 4. Если на входе 8 высокий логический уровень напряжения, транзистор 2 закрыт, а транзистор 4 имеет канал, соединяющий выход 12 с шиной 11 отрицательного напряжения питания, что обусловливает низкий уровень на выходе 12. То же самое происходит с выходом 12 при нулевых состояниях функции F, когда канал образуется у ключа 6 и исчезают у ключа 5. В этих случаях низкий логический уровень формируется на выходе 10 только при отсутствии канала у транзистора 1 и его наличия у транзистора 3, то есть когда на входе 7 установлен высокий уровень. Описанная логика работы элемента соответствует выполнению логических операций ДИЗЪЮНКЦИЯ F с t (F+t) по выходу 10 и ЗАПРЕТ F по t (F логический элемент дизъюнкция fct (f + t) / запрет f по t (f<img src=

), патент № 2102835" SRC="/images/patents/369/2102835/2102835-14t.gif" ALIGN="ABSMIDDLE"> ) по выходу 12.

Необходимо отметить, что взаимоинверсия сигналов на входах 7 и 8 имеет для данного устройства принципиальное значение, так как позволяет исключить образование каналов в парах транзисторов 1, 2 и 3, 4, способных совместно с каналами ключей 5 или 6 замкнуть шины 9 и 11 питания.

В качестве p- и n-канальных МДП ключей в логическом элементе могут быть использованы произвольные ключевые цепи соответственно из p-МДП и n-МДП транзисторов, исключающие образование сквозных каналов между шинами 9 и 11 питания на полном наборе предусмотренных комбинаций управляющих сигналов.

Возможна, например, реализация функции логический элемент дизъюнкция fct (f + t) / запрет f по t (f<img src=

), патент № 2102835" SRC="/images/patents/369/2102835/2102835-15t.gif" ALIGN="ABSMIDDLE"> посредством применения в качестве p- и n-канальных ключей соответственно p-МДП и n-МДП половин известного КМОП вентиля И-ИЛИ-НЕ (см. Алексенко А.Г. Шагурин И.И. Микросхемотехника: Учеб. пособие для вузов. / Под ред. И.П. Степаненко. М. Радио и связь, 1982, с. 87, рис. 2.29.в). В данном примере p-канальный МДП ключ 5 состоит из трех p-МДП транзисторов 13-15, а n-канальный МДП ключ 6 из трех n-МДП транзисторов 16-18. Затворы транзисторов 13 и 16 являются входом 19 сигнала A, затворы транзисторов 14 и 17 являются входом 20 сигнала B, а затвором транзисторов 15, 18 входом 21 сигнала C. Истоки транзисторов 13 и 14 являются истоком p-канального МДП ключа 5, они подключены к шине 9 положительного напряжения питания, исток транзистора 15 соединен со стоком транзистора 14, а стоки транзисторов 13 и 15 являются стоком ключа 6 и подключены к выходу 10, соответствующему функции логический элемент дизъюнкция fct (f + t) / запрет f по t (f<img src=

), патент № 2102835" SRC="/images/patents/369/2102835/2102835-16t.gif" ALIGN="ABSMIDDLE"> Истоки транзисторов 17 и 18 являются истоком n-канального МДП ключа 6, они подключены к шине 11 отрицательного напряжения питания, а их стоки соединены с истоком транзистора 16, сток которого является стоком ключа 6 и подключен к выходу 12, соответствующему функции логический элемент дизъюнкция fct (f + t) / запрет f по t (f<img src=

), патент № 2102835" SRC="/images/patents/369/2102835/2102835-17t.gif" ALIGN="ABSMIDDLE">

Данный пример наглядно иллюстрирует достигаемое упрощение логического элемента за счет использования общих цепей формирования логических состояний функции F при формировании выходных уровней по обоим выходам элемента. Упрощение заключается в уменьшении количества транзисторов и тем существеннее, чем сложнее функция F.

Класс H03K19/0948 с использованием комплементарных МОП-структур

каскадное парафазное логическое устройство - патент 2515225 (10.05.2014)
статическая запоминающая ячейка с двумя адресными входами - патент 2470390 (20.12.2012)

троичный к-моп-с логический элемент "или-не" - патент 2468510 (27.11.2012)
тактируемый логический элемент - патент 2427073 (20.08.2011)
тактируемый парафазный логический элемент - патент 2382490 (20.02.2010)
троичный инвертор на кмоп транзисторах - патент 2373639 (20.11.2009)
каскадное парафазное логическое устройство - патент 2349028 (10.03.2009)
логическое устройство "или" - патент 2278469 (20.06.2006)
парафазный логический элемент каскадных устройств на кмдп транзисторах - патент 2209508 (27.07.2003)
парафазный логический элемент на мдп-транзисторах - патент 2107387 (20.03.1998)

логический элемент дизъюнкция fct (f + t) / запрет f по t (f)

Формула изобретения

Описание изобретения к патенту

логический элемент дизъюнкция f_ct (f + t) / запрет f по t (f)