линия задержки

Формула изобретения

Линия задрежки, содержащая однотактный D-триггер, генератор прямоугольных импульсов, двоичный счетчик, две схемы ИЛИ, причем вход устройства подключен к одному из входов первой схемы ИЛИ, выход которой подключен к D-входу однотактного D-триггера, отличающаяся тем, что в устройство введены схема ИЛИ НЕ и дешифратор, один из выходов которого подключен к выходу устройства, выход генератора прямоугольных импульсов подключен к C-входу двоичного счетчика, выходы которого подключены к соответствующим входам дешифратора, один из входов схемы ИЛИ НЕ подключен к выходу отнотактного D-триггера, второй вход к второму выходу дешифратора, а выход к второму входу первой схемы ИЛИ, один из входов второй схемы ИЛИ подключен к Q-выходу отнотактного D-триггера, второй вход к входу устройства, а выход к C-входу однотактного D-триггера, Q-выход которого подключен к входу генератора прямоугольных импульсов.

Описание изобретения к патенту

Изобретение относится к устройствам передачи информационного сигнала и может найти применение в системах управления, контроля, измерения, вычислительных устройствах и устройства связи различных отраслей техники.

Известна линия задержки, описанная, например в [1], содержащая несколько последовательно включенных инверторов. К недостаткам такого устройства следует отнести малое время задержки, необходимость управления потенциальным сигналом и невозможность изменения времени задержки и длительности переданного сигнала.

Известна также линия задержки, описанная, например в [2], содержащая однотактный D-триггер, генератор прямоугольных импульсов, двоичный счетчик и две схемы ИЛИ. К недостатку данного устройства относится необходимость управления потенциальным сигналом.

В качестве прототипа принято устройство, описанное в [2].

Целью предлагаемого изобретения является расширение функциональных возможностей, а именно возможность задержки импульсного сигнала, а также изменения задержки прохождения сигнала и его длительности после задержки.

Поставленная цель достигается тем, что в устройство введены дешифратор, схема ИЛИ-НЕ для управления D-триггером.

Сущность изобретения поясняется чертежом, на котором приведена схема линии задержки.

Вход Вх устройства (фиг.1) соединен с одним из входов первой двухвходовой схемы ИЛИ 1, второй вход которой соединен с выходом схемы ИЛИ-НЕ 2. Выход схемы ИЛИ 1 соединен в D-входом однотактного D-триггера Т 3, выход Q которого соединен с входом генератора прямоугольных импульсов Г 4, выход которого в свою очередь соединен с входом C двоичного счетчика СТ-2 5. Двоичные выходы счетчика СТ-2 соединены с соответствующими входами дешифратора ДС 6. Выход Q триггера Т 3 соединен также с одним из входов второй схемы ИЛИ 7, к второму входу которой подсоединен вход Вх устройства, а выход - к входу С триггера Т 3, причем его выход , подсоединен к одному из входов схемы ИЛИ-НЕ 2. Один из используемых выходов, например 2 дешифратора ДС 6 подсоединен к выходу Вых устройства, а второй из используемых выходов, например 6, к второму входу схемы ИЛИ-НЕ 2. Выходы дешифратора ДС выбираются в зависимости от требуемой длительности задержки времени передачи сигнала на выходную линию и длительности переданного сигнала.

Использование двух схем ИЛИ и схемы ИЛИ-НЕ для последовательного включения и выключения триггера и применение дешифратора для включения и выключения выходной линии в источниках не обнаружено.

Устройство работает следующим образом.

В исходном состоянии триггер 3 находится в состоянии Q= 0, (выключен), а запись в двоичном счетчике 5 стерта (счетчик "обнулен"). При поступлении кратковременного передаваемого на выход сигнала на вход Вх устройства, он передается через схему ИЛИ 1 на вход D-триггера Т 3 и одновременно через схему ИЛИ 7 на его вход С. Триггер переключается в состояние Q= 1, (включается), включая в работу генератор импульсов Г 4. Прямоугольные импульсы, генерируемые им, подаются на вход С счетчика СТ-2 5, подсчитывающего и преобразующего их десятичное число в двоичный код, который в свою очередь передается на дешифратор ДС 6. Одновременно сигнал с выхода Q триггера Т 3 поступает на один из входов схемы ИЛИ 7, на второй вход которой подается сигнал с входа Вх устройства. Сигнал с выхода схемы ИЛИ 7 подается на вход С триггера Т 3. Нулевой логический сигнал , триггера Т 3 поступает на один из входов схемы ИЛИ-НЕ 2, на втором входе которой также существует нулевой сигнал, снимаемый с последнего используемого выхода дешифратора ДС 6. С выхода схемы ИЛИ-НЕ 2 единичный сигнал через схему ИЛИ 1 поступает на вход D-триггера Т 3, удерживая его во включенном состоянии. После этого момента задерживаемый сигнал с входа устройства может быть снят. При подсчете первого заданного числа импульсов сигнал с соответствующего выхода дешифратора ДС 6, например 2, передается на выход Вых устройства, осуществляя задержку передачи сигнала на выходную линию, соответствующую времени подсчета двух импульсов генератора. При подсчете второго заданного числа импульсов сигнал с соответствующего выхода дешифратора ДС 6, например 6, поступает на один из входов схемы ИЛИ-НЕ 2, а с ее выхода в инверсной (нулевой) форме на один из входов схемы ИЛИ 1. Триггер Т 3 выключается, выключая генератор Г 4. Устройство прекращает работу. Длительность выходного сигнала определяется временем подсчета числа импульсов между первым и последним сигналами, снятыми с дешифратора. Время задержки и длительность выходного сигнала определяется частотой генератора. Число разрядов двоичного счетчика и дешифратора принимается в зависимости от максимального времени задержки и длительности выходного сигнала.

Литература

1. Харазов К.И. и Трофимов В.И., Функциональные устройства цифровых систем управления оснащением ЛА, М.: Изд. МАИ, 1990. с. 13, рис. 8.

2. Авторское свидетельство СССР N 301838, кл. Н 03 К 17/28, 1971.