устройство для записи-воспроизведения многоканальной цифровой информации
Классы МПК: | G11B5/09 цифровая запись |
Автор(ы): | Смирнов А.К., Замолодчиков Е.В., Петров В.В., Туревский В.С. |
Патентообладатель(и): | Научно-производственное объединение автоматики и приборостроения |
Приоритеты: |
подача заявки:
1995-12-18 публикация патента:
27.03.1998 |
Изобретение относится к области приборостроения и может быть использовано в запоминающих устройствах на подвижном носителе, а также в устройствах передачи и приема цифровой информации. Устройство содержит регистры, блоки памяти коммутаторы, формирователь контрольных разрядов, формирователь корректирующих сигналов, сумматор по модулю 2, блок сумматоров по модулю 2, сумматор, блок управления, блок преобразования последовательного кода в параллельный, преобразователь параллельного кода в последовательный, функциональный преобразователь кодов, блоки элементов И. Устройство функционирует: в режиме записи из цифрового вычислителя в накопитель с формированием контрольных разрядов векторного кода в одном отдельном канале путем суммирования по модулю 2 информационных разрядов в двух диагональных направлениях, в режиме воспроизведения информации из накопителя в цифровой вычислитель с коррекцией одиночных и пакета ошибок в одном канале, а также ограниченного по длине массива ошибок одновременно по всем каналам при отсутствии эффекта размножения ошибок при коррекции, характерного для сверточных кодов; в режиме контрольного воспроизведения записанной информации из накопителя без коррекции. Устройство позволяет работать при числе каналов накопителя, меньшем числа разрядов строки информации цифрового вычислителя. 2 з.п. ф-лы, 7 ил.
Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6, Рисунок 7
Формула изобретения
1. Устройство для записи-воспроизведения многоканальной цифровой информации, содержащее формирователь контрольных разрядов, информационные входы которого соединены с выходами первого коммутатора, а выход подключен к одному входу сумматора по модулю 2, выход которого подключен к информационному входу формирователя корректирующих сигналов, первая группа выходов которого подключена к одной группе входов блока сумматоров по модулю 2, первый блок элементов И, выходы которого подключены к входам накопителя, первый регистр, выходы которого подключены к информационным входам второго блока элементов И, третий блок элементов И, сумматор, одна группа входов которого соединена с первой группой выходов блока управления, первый и второй входы блока управления соединены с выходами синхронизации накопителя и цифрового вычислителя соответственно, первая и вторая шины управления подключены соответственно к управляющему входу формирователя корректирующих сигналов и третьему входу блока управления, отличающееся тем, что в него введены первый, второй, третий и четвертый блоки памяти, второй, третий, четвертый и пятый регистры, второй, третий и четвертый коммутаторы, блок преобразователей последовательного кода в параллельный, блок преобразователей параллельного кода в последовательный, функциональный преобразователь кодов, третья шина управления, информационные входы второго регистра соединены с выходами цифрового вычислителя, а выходы подключены к первой группе входов первого блока памяти, одна и другая группы выходов которого подключены соответственно к информационным входам третьего регистра и к информационным входам блока преобразования последовательного кода в параллельный, группы информационных входов первого коммутатора соединены с группой выходов третьего регистра, группой выходов второго коммутатора и группами выходов блока преобразователей последовательного кода в параллельный, а выходы первого коммутатора подключены к группе информационных входов третьего коммутатора, один информационный вход которого соединен с выходом формирователя контрольных разрядов, а выходы подключены к информационным входам первого блока элементов И, информационные выходы накопителя подключены к информационным входам четвертого регистра, выходы которого подключены к информационным входам второго коммутатора, один выход и группа выходов которого подключены соответственно к другому входу сумматора по модулю 2 и к одной группе информационных входов четвертого коммутатора, другая группа информационных входов которого соединена с выходами блока сумматоров по модулю 2, а выходы подключены к первой группе входов второго блока памяти, вторая и третья группы выходов формирователя корректирующих сигналов подключены соответственно к второй группе входов второго блока памяти и к информационным входам третьего блока элементов И, выходы которого подключены к входам функционального преобразователя кодов, выходы которого подключены к другой группе входов сумматора, выходы сумматора подключены к третьей группе входов второго блока памяти, выходы которого подключены к информационным входам пятого регистра и к группам информационных входов блока преобразователей параллельного кода в последовательный, выходы которого подключены к соответствующим информационным входам третьего блока памяти, выходы пятого регистра подключены к другой группе входов блока сумматоров по модулю 2 и к информационным входам четвертого блока памяти, выходы третьего и четвертого блоков памяти подключены к информационным входам первого регистра, выходы второго блока элементов И подключены к информационным входам цифрового вычислителя, первая группа выходов блока управления подключена к управляющим входам второго и третьего коммутаторов, вторая, третья и четвертая группы - к группам управляющих входов первого, четвертого и третьего блоков памяти соответственно, третья шина управления подключена к четвертому входу блока управления и управляющему входу первого коммутатора. 2. Устройство по п.1, отличающееся тем, что формирователь контрольных разрядов содержит первый и второй блоки сумматоров по модулю 2, первый и второй блоки элементов задержки, элемент задержки, одна группа входов первого блока сумматоров по модулю 2 является входами формирователя и соединена соответственно с одной группой входов второго блока сумматоров по модулю 2 и одним входом первого блока элементов задержки, другие входы которого соединены с соответствующими входами второго блока сумматоров по модулю 2, а выходы подключены к другой группе входов первого блока сумматоров по модулю 2, группа выходов первого блока сумматоров по модулю 2 через второй блок элементов задержки подключена соответственно к другой группе входов второго блока сумматоров по модулю 2, а один выход первого блока сумматоров по модулю 2 подключен к входу элемента задержки, выход которого является выходом формирователя контрольных разрядов. 3. Устройство по п.1, отличающееся тем, что формирователь корректирующих сигналов содержит три регистра, два счетчика, блок сравнения, три триггера, коммутатор, блок элементов И, блок элементов ИЛИ - НЕ, два дешифратора, четыре элемента И, три элемента ИЛИ, три дифференцирующих элемента, информационный вход первого регистра является информационным входом формирователя и подключен к одному входу первого элемента И, выход которого подключен к информационному входу второго регистра, выходы первого и второго регистров подключены соответственно к первой и второй группам входов блока сравнения, первый и второй выходы которого подключены к первым входам соответственного первого и второго триггеров, выходы которых подключены к входам первого элемента ИЛИ, прямой выход которого через первый дифференцирующий элемент подключен к первому входу второго элемента ИЛИ, а инверсный выход через второй дифференцирующий элемент подключен к входу сброса третьего регистра, инверсный выход старшего разряда первого регистра подключен к первому входу второго элемента И, выход которого подключен к входу синхронизации первого регистра, прямой выход старшего разряда первого регистра подключен к другому входу первого элемента И и входу сброса первого счетчика, выходы которого подключены к информационным входам третьего регистра и входам первого дешифратора, выход которого подключен к первому входу третьего элемента И, выход которого подключен к второму входу второго элемента ИЛИ, выход которого поключен к входу сброса первого регистра, один выход второго регистра подключен к первому входу третьего триггера, выход которого через третий дифференцирующий элемент подключен к одному входу блока сравнения, группа выходов второго регистра подключена к входам третьего элемента ИЛИ, прямой выход которого подключен к входу синхронизации третьего регистра, а инверсный выход - к вторым входам первого, третьего триггеров и третьего элемента И, выход второго триггера подключен к входу сброса второго счетчика, выходы которого подключены к входам второго дешифратора, выход которого подключен к второму входу второго триггера, выход первого триггера и другой выход второго регистра подключены к соответствующим входам четвертого элемента И, выход которого подключен к информационному входу коммутатора, управляющие входы которого соединены с выходами третьего регистра, а выходы подключены к группе входов блока элементов И, выходы которого подключены к группе входов блока элементов ИЛИ - НЕ, вход синхронизации второго регистра является входом синхронизации формирователя и подключен к счетным входам первого и второго счетчиков и второму входу второго элемента И, третий вход второго элемента ИЛИ, один вход блока элементов И и один вход блока элементов ИЛИ являются соответственно первым, вторым и третьим управляющими входами формирователя, выходы блока элементов ИЛИ - НЕ, коммутатора и третьего регистра являются соответственно первой, второй и третьей группой выходов формирователя корректирующих сигналов.Описание изобретения к патенту
Изобретение относится к области приборостроения и может быть использовано в запоминающих устройствах на подвижном носителе, а также устройствах передачи и приема информации. Известно устройство для записи и воспроизведения многоканальной цифровой информации, содержащее формирователь разрядов построчной и диагональной четности, блок контроля четности воспроизведения информации, формировать корректирующих сигналов, блок обнаружения двойных ошибок, многоканальный ключ, блок сумматоров по модулю 2 [1]. Недостатком такого устройства является высокая избыточность (два дополнительных канала с корректирующими разрядами) и низкая достоверность, поскольку устройство не исправляет многократные ошибки в двух и более разрядах в интервале 2К строк (где К - число информационных каналов). Кроме того, устройство не функционирует, если число входных и выходных каналов не соответствует числу информационных каналов в накопителе. Наиболее близким по совокупности признаков техническим решением к данному изобретению является устройство для записи-воспроизведения многоканальной цифровой информации, содержащее, в частности, формирователь контрольных разрядов, информационные входы которого соединены с выходами первого коммутатора, а выход подключен к одному входу сумматора по модулю 2, выход которого подключен к информационному входу формирователя корректирующих сигналов, первая группа выходов которого подключена к одной группе входов блока сумматоров по модулю 2, первый блок элементов И, выходы которого подключены к входам накопителя, первый регистр, выходы которого подключены к информационным входам второго блока элементов И, третий блок элементов И, сумматор, одна группа входов которого соединена с первой группой выходов блока управления, первый и второй входы блока управления соединены с выходами синхронизации накопителя и цифрового вычислителя соответственно, первая и вторая шины управления подключены соответственно к управляющему входу формирователя корректирующих сигналов и третьему входу блока управления [2]. Недостатком известного устройства является невысокая достоверность, вызванная возможностью искажения информации в процессе ее коррекции при воспроизведении в случае неблагоприятного сочетания дефектов по стокам и каналам, малое число разрядов в допустимом пакете ошибок по одному каналу, низкое быстродействие, обусловленное последовательной коррекцией пар каналов, а также возможность работы только при условии, когда число информационных каналов накопителя превышает число разрядов в строке входной (выходной) информации. Задачей изобретения является повышение достоверности записи-воспроизведения, повышение быстродействия и расширение области применения устройства. Поставленная задача решается тем, что в устройство для записи-воспроизведения многоканальной цифровой информации, содержащее формирователь контрольных разрядов, информационные входы которого соединены с выходами первого коммутатора, в выход подключен к одному входу сумматора по модулю 2, выход которого подключен к информационному входу формирователя корректирующих сигналов, первая группа выходов которого подключена к одной группе входов блока сумматоров по модулю 2, первый блок элементов И, выходы которого подключены к входам накопителя, первый регистр, выходы которого подключены к информационным входам второго блока элементов И, третий блок элементов И, сумматор, одна группа входов которого соединена с первой группой выходов блока управления, первый и второй входы блока управления, первый и второй входы блока управления с выходами синхронизации накопителя и цифрового вычислителя соответственно, первая и вторая шины управления подключены соответственно к управляющему входу формирователя корректирующих сигналов и третьему входу блока управления, введены первый, второй, третий и четвертый блоки памяти, второй, третий, четвертый и пятый регистры, второй, третий и четвертый коммутаторы, блок преобразователей последовательного кода в параллельный, блок преобразователей параллельного кода в последовательный, функциональный преобразователь кодов, третья шина управления, информационные входы второго регистра соединены с выходами цифрового вычислителя, а выходы подключены к первой группе входов первого блока памяти, одна и другая группы выходов которого подключены соответственно к информационным входам третьего регистра и к информационным входам блока преобразования последовательного кода в параллельный, группы информационных входов первого коммутатора соединены с группой выходов третьего регистра, группой выходов второго коммутатора и группами выходов блока преобразователей последовательного кода в параллельный, а выходы первого коммутатора подключены к группе информационных входов третьего коммутатора, один информационный вход которого соединен с выходом формирователя контрольных разрядов, а выходы подключены к информационным входам первого блока элементов И, информационные выходы накопителя подключены к информационным входам четвертого регистра, выходы которого подключены к информационным входам второго коммутатора, один выход и группа выходов которого подключены соответственно к другому входу сумматора по модулю 2 и к одной группе информационных входов четвертого коммутатора, другая группа информационных входов которого соединена с выходами блока сумматоров по модулю 2, а выходы подключены к первой группе входов второго блока памяти, вторая и третья группы выходов формирователя корректирующих сигналов подключены соответственно к второй группе входов второго блока памяти и к информационным входам третьего блока элементов И, выходы которого подключены к выходам функционального преобразователя кодов, выходы которого подключены к другой группе входов сумматора, выходы сумматора подключены к третьей группе входов второго блока памяти, выходы которого подключены к информационным входам пятого регистра и к группам информационных входов блока преобразователей параллельного кода в последовательный, выводы которого подключены к соответствующим информационным входам третьего блока памяти, выходы пятого регистра подключены к другой группе входов блока сумматоров по модулю 2 и к информационным входам четвертого блока памяти, выходы третьего и четвертого блоков памяти подключены к информационным входам первого регистра, выход второго блока элементов И подключены к информационным входам цифрового вычислителя, первая группа выходов блока управления подключена к управляющим входам второго и третьего коммутаторов, вторая, третья и четвертая группы - к группам управляющих входов первого, четвертого и третьего блоков памяти соответственно, третья шина управления подключена к четвертому входу блока управления и управляющему входу первого коммутатора. Формирователь контрольных разрядов содержит первый и второй боки сумматоров по модулю 2, первый и второй блоки элементов задержки, элемент задержки, одна группа входов первого блока сумматоров по модулю 2 является входами формирователя и соединена соответственно с одной группой входов второго блока сумматоров по модулю 2 и одним входом первого блока элементов задержки, другие входы которого соединены с соответствующими входами второго блока сумматоров по модулю 2, а выходы подключены к другой группе входов первого блока сумматоров по модулю 2, группа выходов первого блока сумматоров по модулю 2 через второй блок элементов задержки подключена соответственно к другой группе входов второго блока сумматоров по модулю 2, а один выход первого блока сумматоров по модулю 2 подключен к входу элемента задержки, выход которого является выходом формирователя контрольных разрядов. Формирователь корректирующих сигналов содержит три регистра, два счетчика, блок сравнения, три триггера, коммутатор, блок элементов И, блок элементов ИЛИ-НЕ, два дешифратора, четыре элемента И, три элемента ИЛИ, три дифференцирующих элемента, информационный вход первого регистра является информационным входом формирователя и подключен к одному входу первого элемента И, выход которого подключен к информационному входу второго регистра, выходы первого и второго регистров подключены соответственно к первой и второй группам входов блока сравнения, первый и второй выходы которого подключены к первым входам соответственно первого и второго триггеров, выходы которых подключены к входам первого элемента ИЛИ, прямой выход которого через первый дифференцирующий элемент подключен первому входу второго элемента ИЛИ, а инверсный выход через второй дифференциальный элемент подключен к входу сброса третьего регистра, инверсный выход старшего разряда первого регистра подключен к первому входу второго элемента И, выход которого подключен к входу синхронизации первого регистра, прямой выход старшего разряда первого регистра подключен к другому входу первого элемента И и входу сброса первого счетчика, выходы которого подключены к информационным входам третьего регистра и к входам первого дешифратора, выход которого подключен к первому входу третьего элемента И, выход которого подключен к второму входу второго элемента ИЛИ, выход которого подключен к входу сброса первого регистра, один выход второго регистра подключен к первому входу третьего триггера, выход которого через третий дифференцирующий элемент подключен к одному входу блока сравнения, группа выходов второго регистра подключена к входам третьего элемента ИЛИ, прямой выход которого подключен к входу синхронизации третьего регистра, а инверсный выход - к вторым входам первого, третьего триггеров и третьего элемента И, выход второго триггера подключен к входу сброса второго счетчика, выходы которого подключены к входам второго дешифратора, выход которого подключен к второму входу второго триггера, выход первого триггера и другой выход второго регистра подключены к соответствующим входам четвертого элемента И, выход которого подключен к информационному входу коммутатора, управляющие входы которого соединены с выходами третьего регистра, а выходы подключены к группе входов блока элементов И, выходы которого подключены к группе входов блока элементов ИЛИ-НЕ, вход синхронизации второго регистра является входом синхронизации формирователя и подключен к счетным входам первого и второго счетчиков и в второму входу второго элемента И, третий вход второго элемента ИЛИ, один вход блока элементов И и один вход блока элементов ИЛИ являются соответственно первым, вторым и третьим управляющими входами формирователя, выходы блока элементов ИЛИ-НЕ, коммутатора и третьего регистра являются соответственно первой, второй и третьей группой выходов формирователя корректирующих сигналов. Совокупность вновь введенных блоков и связей между ними не обнаружена ни в одном из известных источников информации и не следует из уровня техники. Следовательно, предложенное техническое решение соответствует изобретательскому уровню. На фиг. 1 представлен пример формирования контрольных разрядов при записи и размещения информации в накопителе; на фиг. 2 - пример формирования признаков ошибок при воспроизведении информации; на фиг. 3 - структурная схема устройства; на фиг. 4 - выполнение коммутаторов на входе и выходе накопителя для перемещения каналов; на фиг. 5 - структурная схема формирователя контрольных разрядов; на фиг. 6 - структурная схема формирователя корректирующих сигналов; на фиг. 7 - структурная схема блока управления и циклограмма его работы. На фиг. 1а входная (K+Y)-разрядная информация (K=4, Y=2), размещается в K информационных каналах накопителя, а (K+1)-й (пятый) канал накопителя (фиг. 1б) предназначен для размещения контрольных разрядов векторного кода. Максимальная длина массива исправляемых ошибок равна M строк. Стрелками обозначено направление суммирования информационных разрядов при формировании контрольного разряда при записи информации. После окончания массива информации в контрольном канале продолжается формирование контрольных разрядов в течение![устройство для записи-воспроизведения многоканальной цифровой информации, патент № 2107953](/images/patents/364/2107953/2107953-2t.gif)
![устройство для записи-воспроизведения многоканальной цифровой информации, патент № 2107953](/images/patents/364/2107953/2107953-3t.gif)
![устройство для записи-воспроизведения многоканальной цифровой информации, патент № 2107953](/images/patents/364/2107953/2107953-4t.gif)
![устройство для записи-воспроизведения многоканальной цифровой информации, патент № 2107953](/images/patents/364/2107953/2107953-5t.gif)
![устройство для записи-воспроизведения многоканальной цифровой информации, патент № 2107953](/images/patents/364/2107953/2107953-6t.gif)
![устройство для записи-воспроизведения многоканальной цифровой информации, патент № 2107953](/images/patents/364/2107953/2107953-7t.gif)
тактов после окончания записи информации в формирователь 16 (фиг. 1б). Если блоки 33, 34 и элемент 35 задержки в формирователе 16 выполнены в виде сдвигающих регистров, то на их тактовые входы в режиме записи информации в накопитель 27 следует подать последовательность а7c выхода блока 25. Если регистр 2 выполнен в виде RS-триггеров, то на R-входы можно подать последовательность импульсов а5. Синхроимпульсы а8 можно использовать в качестве тактовых при записи в накопитель 27. В режиме воспроизведения после подачи соответствующего сигнала по шине 30 информация вместе с продольными разрядами векторного кода построчно поступает с выхода накопителя 27 в регистр 5. Каждая строка информации сопровождается тактовыми импульсами воспроизведения ТИВ (фиг. 1а, 7а), поступающим через элемент 60 на входы счетчика 61 и элемента 64. Так же, как и в режиме записи, элемент 64 вырабатывает импульсные последовательности а2. ..а8, а блок 65 вырабатывает импульсные последовательности 7б...7л, соответствующие режиму воспроизведения. Счетчик 61 производит подсчет количества воспроизведенных строк информации. Коммутатор 13 работает аналогично коммутатору 12 (фиг. 4, 7и). В результате выходная информация накопителя 27 поканально восстанавливается в соответствии с входной информацией коммутатора 12 в режиме записи. K информационных разрядов каждой строки с выхода коммутатора 13 через открытый сигналом по шине 30 коммутатор 11 поступает на выходы формирователя 16. На выходе элемента 35 формирователи 16 в режиме воспроизведения так же, как и в режиме записи, формируются значения контрольного разряда векторного кода путем суммирования по модулю 2 информационных разрядов в двух диагональных направлениях согласно фиг. 1б. Сформированные значения контрольного разряда поступают на один вход сумматора 18, на другой вход которого поступают те же контрольные разряды, воспроизведенные из накопителя 27. При несовпадении контрольных разрядов на выходе сумматора 18 формируется единичный признак ошибки. При отсутствии ошибок в информационных и контрольном разрядах с выхода сумматора 18 на информационный вход регистра 36 формирователя 17 поступают нулевые сигналы, что приводит к нулевым сигналам в регистрах 36-38 и на выходах формирователя 17, подключенных к входам блоков 19 и 23. Сигналы фиг. 7к, соответствующие а2а4а6, инвертируются на элементах ИЛИ-НЕ блока 47 и поступают на входы разрешения всех элементов памяти блока 6, на входы записи-воспроизведения которых поступают сигналы фиг. 7в, а на адресные входы - выходные сигналы счетчика 61, прошедшие без изменения через сумматор 20. При нулевом сигнале фиг. 7б коммутатор 10 пропускает на информационные входы блока 6 информационные разряды с выходов коммутатора 13. По сигналам а2 происходит воспроизведение информации из блока 6 по адресу, определяемому кодом счетчика 61, и запись этой информации в регистр 1. По сигналам а4 по этому же адресу в блок 6 записывается информация регистра 5, поступающая в блок 6 через коммутаторы 13 и 10. При единичном сигнале фиг. 7г производится запись воспроизведенных из блока 6 строк информации в соответствующие регистры блока 15. Запись производится сигналами
![устройство для записи-воспроизведения многоканальной цифровой информации, патент № 2107953](/images/patents/364/2107953/2107953-8t.gif)
![устройство для записи-воспроизведения многоканальной цифровой информации, патент № 2107953](/images/patents/364/2107953/2107953-9t.gif)
![устройство для записи-воспроизведения многоканальной цифровой информации, патент № 2107953](/images/patents/364/2107953/2107953-10t.gif)
![устройство для записи-воспроизведения многоканальной цифровой информации, патент № 2107953](/images/patents/364/2107953/2107953-11t.gif)
![устройство для записи-воспроизведения многоканальной цифровой информации, патент № 2107953](/images/patents/364/2107953/2107953-12t.gif)
![устройство для записи-воспроизведения многоканальной цифровой информации, патент № 2107953](/images/patents/364/2107953/2107953-13t.gif)
![устройство для записи-воспроизведения многоканальной цифровой информации, патент № 2107953](/images/patents/364/2107953/2107953-14t.gif)
![устройство для записи-воспроизведения многоканальной цифровой информации, патент № 2107953](/images/patents/364/2107953/2107953-15t.gif)
тактов. Выходной код регистра 38 стробируется в блоке 23 сигналами (фиг. 7б). Функциональный преобразователь 21 преобразует код номера дефектного канала в код задержки пакета корректирующих сигналов этого канала в формирователе 17 в соответствии с вышеуказанными соотношениями. При единичном сигнале (фиг. 7б) из кода текущего адреса записи-воспроизведения блока 6 (выходной код счетчика 61) в сумматоре 20 вычитается код функционального преобразователя 21. По сформированному адресу воспроизводится из блока 6 дефектная строка по сигналу разрешения
![устройство для записи-воспроизведения многоканальной цифровой информации, патент № 2107953](/images/patents/364/2107953/2107953-16t.gif)
![устройство для записи-воспроизведения многоканальной цифровой информации, патент № 2107953](/images/patents/364/2107953/2107953-17t.gif)
строк. Если в предыдущем дефектном массиве отсутствуют ошибки в последних K, K-I. .. каналах, то бездефектный промежуток до следующего дефектного пакета или массива уменьшается до величины:
![устройство для записи-воспроизведения многоканальной цифровой информации, патент № 2107953](/images/patents/364/2107953/2107953-18t.gif)
строк, где L - номер последнего от контрольного дефектного канала. Введение коммутаторов 12 и 13 позволяет значительно увеличить длину исправляемых пакетов ошибок в одном из каналов. Основным условием исправляемости пакета ошибок при этом является наличие только одного пересечения обобщенного вектора суммирования информационных разрядов при формировании контрольного разряда с развернутым по каналам с помощью коммутаторов 12 и 13 пакетом ошибок. При этом минимальная длина исправляемых ошибок зависит от значений M и K. Достоинством разработанного устройства является возможность исправления одиночных и пакетов ошибок значительной длины в одном из каналов, исправление ограниченного по длине массива ошибок одновременно по всем каналам при отсутствии эффекта размножения ошибок при коррекции, характерного для сверточных кодов. Для этого необходимо выбрать достаточную длину M сравнительных ошибок. Устройство позволяет работать при числе каналов накопителя, меньшем числа разрядов строки входной информации. Источники информации
1. Авторское свидетельство СССР N 1383440, G 11 B 27/36, 1988. 2. Авторское свидетельство СССР N 1273992, G 11 B 20/10, 1986.
Класс G11B5/09 цифровая запись