цифровой согласованный фильтр сигналов с дискретной частотной манипуляцией

Формула изобретения

Цифровой согласованный фильтр сигналов с дискретной частотной манипуляцией, содержащая первый частотный рециркулятор, вход которого является входом фильтра, последовательно соединенные первый коммутатор, первый блок памяти, первый блок ключей, второй блок памяти, второй коммутатор, пороговый блок, блок дешифраторов, второй блок ключей, третий коммутатор, третий блок памяти и четвертый коммутатор, выход которого соединен с сигнальными входами трех сумматоров-накопителей, выходы которых соединены с соответствующими входами блока выбора максимального числа, выход которого является выходом фильтра, выход второго блока памяти соединен с входами блоков формирования верхнего и нижнего порогов, выходы которых соединены с соответствующими входами порогового блока, вход опорных частот и первый синхронизирующий вход первого частотного рециркулятора соединены соответственно с первым и вторым выходами блока синхронизации, третий выход которого соединен с первым синхронизирующим входом первого коммутатора, четвертый выход - с третьими синхронизирующими входами блоков формирования верхнего и нижнего порогов, первые синхронизирующие входы которых соединены между собой соответственно и с восьмым выходом блока синхронизации, пятый выход которого соединен с первыми синхронизирующими входами второго и третьего коммутаторов, вторые синхронизирующим входы которых соединены между собой, с вторыми входами первого коммутатора, блоков формирования верхнего и нижнего порогов, синхронизирующим входом первого блока ключей, третьими синхронизирующими входами четвертого коммутатора, трех сумматоров-накопителей и девятым выходом блока синхронизации, шестой выход которого соединен с первыми синхронизирующими входами четвертого коммутатора и трех сумматоров-накопителей, а седьмой выход - с вторым синхронизирующим входом четвертого коммутатора, отличающееся тем, что в него введены второй и третий частотные рециркуляторы, первый и второй буферные регистры, блок выбора максимума и распределитель импульсов, при этом входы второго и третьего частотных рециркуляторов соединены между собой и с входом первого частотного рециркулятора, выход которого соединен с первым входом блока выбора максимума, к двум другим входам которого подключены выходы второго и третьего частотных рециркуляторов соответственно через первый и второй буферные регистры, выход блока выбора максимума соединен с входом первого коммутатора, входы опорных частот и первые синхронизирующие входы второго и третьего частотных рециркуляторов соединены соответственно с первым и вторым выходами блока синхронизации, дополнительный выход которого соединен с входом распределителя импульсов, первый выход которого соединен с синхронизирующим входом блока выбора максимума, с вторым синхронизирующим входом первого частотного рециркулятора и с первым сихронизирующими входами первого и второго буферных регистров, второй выход распределителя импульсов соединен с вторыми синхронизирующими входами второго частотного рециркулятора и первого буферного регистра, а третий выход - с вторыми синхронизирующими входами третьего частотного рециркулятора и второго буферного регистра.

Описание изобретения к патенту

Изобретение относится к радиотехнике и может быть использовано для приема цифровых сигналов в системах с дискретной частотной манипуляцией.

Известны цифровые согласованные фильтры (Варакин Л.Е. Системы связи с шумоподобными сигналами, М.: Р. и С., 1985, с. 370, рис. 22-10), где входной сигнал после переноса в область видеочастот поступает на вход дискретизатора, который превращает непрерывный сигнал в дискретный, т.е. на выходе дискретизатора существует последовательность отсчетов, следующих с интервалом отсчета. Аналого-цифровой преобразователь (АЦП) преобразует каждый аналоговый отсчет в кодовую последовательность из m символов и направляет символы поразрядные в соответствующие дискретно-согласованные фильтры (ДСФ). Число ДСФ равно числу разрядов m.

ДСФс...ДСФm-1 оптимально обрабатывают последовательность разрядов и передают их в цифроаналоговый преобразователь (ЦАП), который из последовательности оптимально обработанных разрядов преобразует дискретный сигнал в аналоговый. Если число уровней квантования велико, то сигнал на выходе ЦАП должен иметь форму АКФ.

Известен также цифровой согласованный фильтр сигналов с дискретной частотной манипуляцией по а.с. 1225040, содержащий рециркулятор, запоминающий блок, два коммутатора, временной селектор, блок вычисления среднего значения амплитуды, блок выполнения среднеквадратического отклонения, пороговый блок, блок ключей, три сумматора-накопителя, блок выбора максимального числа и блок синхронизации.

Однако данные устройства обладают невысокой помехоустойчивостью вследствие неоптимально выбранного порога.

Наиболее близким по технической сущности к заявленному устройству является цифровой согласованный фильтр сигналов с дискретной частотной манипуляцией (по авт. св. N 1438017).

Согласованный фильтр состоит из последовательно соединенных частотного рециркулятора, первого коммутатора, первого блока памяти, первого блока ключей, второго блока памяти, второго коммутатора, порогового блока, блока дешифраторов, второго блока ключей, третьего коммутатора, третьего блока памяти и четвертого коммутатора, выход которого соединен с вторыми входами сумматоров-накопителей, выходы которых соединены соответственно с входами блока выбора максимального числа, выход которого является выходом устройства. Выход второго блока памяти кроме того подключен к входам блоков формирования верхнего и нижнего порогов, выходы которых соединены соответственно с двумя другими входами порогового блока, второй выход блока формирования нижнего порога подключен к второму входу блока формирования верхнего порога.

Управление всеми блоками согласованного фильтра осуществляется сигналами, вырабатываемыми синхронизатором.

Согласованный фильтр позволяет выделить сигнал на каждой из М частотных позиций при наличии мощных гармонических помех, т.е. помех, уровень которых существенно превышает уровень сигнала. Однако данный цифровой согласованный фильтр имеет невысокую помехоустойчивость из-за временного рассогласования моментов прихода сигнала с началом записи отсчетов его амплитуд в ячейки памяти на каждой частотной позиции.

Предлагаемый цифровой согласованный фильтр обеспечивает высокую помехоустойчивость за счет устранения временного рассогласования моментов прихода сигнала с началом записи отсчетов его амплитуд в ячейки памяти на каждой частотной позиции.

На фиг.1 изображена структурная электрическая схема согласованного фильтра; на фиг. 2 - вариант выполнения частотного рециркулятора; на фиг. 3 - вариант выполнения блока формирования верхнего порога; на фиг. 4 - вариант выполнения блока выбора максимального числа; на фиг. 5 - вариант выполнения узла выбора минимального числа; на фиг. 6 - вариант выполнения блока формирования нижнего порога; на фиг. 7 - вариант выполнения порогового блока; блока дешифраторов; второго блока ключей и первого коммутатора; на фиг. 8 - вариант выполнения блока синхронизации; на фиг. 9 - временные диаграммы работы блока синхронизации.

Цифровой согласованный фильтр содержит первый рециркулятор 1, первый коммутатор 2, первый блок 3 памяти, первый блок 4 ключей, второй блок 5 памяти, блок 6 формирования верхнего порога, второй коммутатор 7, блок 8 формирования нижнего порога, пороговый блок 9, блок 10 дешифраторов, второй блок 11 ключей, третий коммутатор 12, третий блок 13 памяти, четвертый коммутатор 14, сумматоры-накопители 15₁ - 15₃, блок 16 выбора максимального числа, блок 17 синхронизации, второй и третий рециркуляторы 18 и 19, первый и второй буферные регистры 20, 21, блок 22 выбора максимума и распределитель 23 импульсов.

Частотный рециркулятор содержит накопители 24, каждый из которых состоит из первого и второго преобразователей 25 и 26 частоты, фазосдвигающего элемента 27, первого и второго фильтров 28 и 29, первого и второго аналого-цифровых преобразователей (АЦП) 30 и 31, первого и второго регистров 32 и 33, первого и второго сумматоров 34 и 35, третьего и четвертого регистров 36 и 37, первого перемножителя 38, блока 39 весовых коэффициентов (БВК), второго, третьего и четвертого перемножителей 40, 41 и 42, третьего и четвертого сумматоров 43 и 44, первого и второго квадраторов 45 и 46, пятого сумматора 47 и ключа 48.

Блок формирования верхнего порога содержит первый коммутатор 49, узел 50 выбора максимального числа, второй коммутатор 51, запоминающий узел 52, узел 53 ключей, узел 54 выбора минимального числа, перемножитель 55, сумматор 56 и регистр 57.

Блок выбора максимального числа содержит первый, второй и третий компараторы 58, 59 и 60, ключи 61 - 66.

Узел выбора минимального числа содержит компараторы 67-69 и ключи 70-75.

Блок формирования нижнего порога содержит коммутатор 76, узел 77 выбора минимального числа, сумматор-накопитель 78, делитель 79, перемножитель 80 и регистр 81.

Пороговый блок содержит пороговые узлы 82 и 83, блок дешифраторов - дешифраторы 84 - 86, второй блок ключей - ключи 87 - 89.

Первый коммутатор содержит коммутатор 90 первой ступени и коммутатор 91 второй ступени.

Блок синхронизации содержит задающий генератор 92, делители частоты 93-95, узел дешифраторов 96, ключи 97-99, счетчик 100 импульсов и дешифратор 101.

Цифровой согласованный фильтр работает следующим образом.

Входной сигнал, состоящий из аддитивной смеси шумов, гармонических и другого рода помех и полезного сигнала с ДЧМ в видеопоследовательности радиоимпульсов, каждый из которых передается на своей, отличной от других, частоте, поступает одновременно на входы первого 1, второго 18 и третьего 19 частотных рециркуляторов.

В каждый из накопителей 24 сигнал поступает на сигнальные входы преобразователей 25, 26 частоты (см. фиг. 3), на опорные входы которых поступают сигналы: на преобразователь 26 частоты - непосредственно, на преобразователь 25 частоты - через фазосдвигающий элемент 27 на 90^o. На выходах преобразователей 25 и 26 частоты образуются квадратурные сигналы, которые и подвергаются дальнейшей обработке Они проходят через фильтры 28, 29, выделяющие разностную или суммарную частоту входного и опорного сигналов. Колебания с выходов фильтров 28, 29 поступают на входы АЦП 30 и 31, которые с частотой дискретизации F_д образуют отсчеты сигнала в виде двоичных чисел, пропорциональных уровню входного сигнала. Двоичные числа с выходов АЦП 30 и 31 записываются в регистры 32 и 33, в которых они хранятся на интервале дискретизации и используются для дальнейшей обработки. Суть ее заключается в накоплении энергии входного сигнала в каждом из r квадратурных каналов накопителя 24 с последующим суммированием сигналов с выходов квадратурных ветвей. Процесс накопления проходит следующим образом. При первом шаге числа Acos_it₁ , запомненное в регистре 32, подается на сумматор 34, где суммируется с числом из регистра 36, в котором в начальный момент было записано число 0. Сумма с выходов сумматора 34 Acos_it₁+0 поступает на вход перемножителей 38, на второй вход которого поступает весовой коэффициент cos_i из блока весовых коэффициентов (БВК) 39. На выходе перемножителя 38 образуется произведение Acos_it₁cos_i . Величину _i выбирают, исходя из соотношения периода анализируемой частоты _i= 2/_i и числа выборок на периоде T_i, т.е. периода дискретизации T_д. Число с выхода сумматора 34 одновременно поступает и на вход перемножителя 40, на второй вход которого подается коэффициент sin_i из БВК 39. На выходе перемножителя 40 формируется следующее число: Acos_it₁sin_i. Аналогичные операции выполняются на первом такте и во втором квадратурном канале: из регистра 33 поступает на сумматор 35 число Asin_it₁ , которое суммируется с нулем из регистра 44, сумма подается на перемножитель 41, формирующий число Asin_it₁cos_i и на перемножитель 42, формирующий число Asin_it₁sin_i. С выходов перемножителей 38 и 42 числа поступают на вход сумматора 43, на выходе которого появляется число . Число с выходов перемножителей 40 и 41 поступают на вход сумматора 44, на выходе которого формируется число Число с выхода сумматора 43 записывается в регистр 36, число с выхода сумматора 44 - в регистр 39. На втором шаге в регистры 32 и 33 записываются числа Acos_it₂ и Asin_it₂ соответственно. По описанной процедуре эти числа обрабатываются, получаются числа: на выходе сумматора 34 Acos(_it₁+2_i)+Acos(_it₂+_i) на выходе сумматора 35 Asin(_it₁+2_i)+Asin(_it₂+_i).

С учетом условий выбора значения _i и при условии tk = kT_д, где T_д - период дискретизации; 1 k N, где N - число шагов за время, равное длительности посылки сигнала, эти числа будут соответственно равны 2Acos_i2T_д и 2Asin_i2T_д. После N шагов за время T_с = NT_д будут накоплены числа: на выходе сумматора 35 - число NAsin_iNT_д ; на выходе сумматора 34 - число NAcos_iNT_д. Эти числа, прошедшие через квадраторы 45 и 46, суммируются сумматором 47, на выходе которого будет число Si(N) = A²N²cos²_iNT_д+A²N²sin²_iNT_д= A²N². После окончания N выборок числа S_i(N) с каждого из накопителей 24 считываются через ключи 48 на входы: с накопителя 1 (см. фиг. 2) на первый вход блока 22 выбора максимума, с накопителей 18 и 19 соответственно на выходы буферных регистров 20 и 21, а с выходов этих регистров - соответственно на второй и третий входы блока 22 выбора максимума. При этом считывание из накопителей 1, 18 и 19 производится со сдвигом во времени, который определяется моментом поступления на управляющие входы ключей 48 импульсов с распределителя 23 импульсов. На вход распределителя 23 синхронизирующий импульс поступает с третьего выхода синхронизатора 17. С третьего выхода распределителя 23 синхроимпульс поступает на второй вход синхронизации накопителя 19 и буферного регистра 21 без задержки во времени, с второго выхода синхронизирующий импульс на накопитель 18 и буферный регистр поступает с задержкой во времени на /3 , где - время одной частотной посылки и с первого выхода - на 2/3. Таким образом, считывание сигнала с накопителей 1, 18 и 19 производится со сдвигом во времени /3 относительно друг друга для того, чтобы устранить временное рассогласование момента прихода сигнала с началом записи отсчетов его амплитуд в ячейки памяти на каждой частотной позиции. Считывание сигнала на входы блока выбора максимума 22 производится одновременно импульсом, поступающим с третьего выхода распределителя импульсов 23 на накопитель 1, буферные регистры 20, 21 и блок выбора максимума.

Блок выбора максимума 22 имеет 3M входов (M - число частотных позиций), на которые одновременно поступают сигналы со всех 3M накопителей. За время, равное длительности одной частотной посылки, в блоке 22 производится выбор максимального сигнала из трех накопителей, имеющихся на каждой частотной позиции. С выхода блока 22 выбора максимума числа S_i(N) подаются на входы коммутатора 2, который переключается с частотой следования элементов ДЧМ сигнала и соединяет одновременно все M выходы блока 22 выбора максимума с M ячейками блока 3 памяти. Условно блок 3 памяти можно представить в виде квадратного поля ячеек памяти, размерностью MхM ячеек. В первый момент опроса числа с первого по M-е записывается в М ячеек первого столбца, во второй момент опроса числа записываются в M ячеек второго столбца ячеек и т.д. Таким образом, j-й столбец ячеек блока 3 памяти содержит отсчеты j-го момента опроса, а i-я строка ячеек содержит отсчеты входного сигнала, сделанные на i-й частоте. При этом полезный сигнал, который в каждый интервал анализа присутствует только на одной из частот, будет занимать M ячеек блока 3 памяти - по одной в каждом столбце и в каждой строке поля ячеек. Если на входе согласованного фильтра действует узкополосная помеха, ее отсчеты займут всю соответствующую строку ячеек блока 3 памяти.

Для того чтобы облегчить вопросы синхронизации, согласованный фильтр строится таким образом, что сначала заполняются двоичными числами S_ij все MхM ячеек блока 3 памяти, затем подается импульс перезаписи на блок 4 ключей и все эти числа одновременно переносятся в блок 5 памяти, аналогично блоку 3 памяти с тем, чтобы обработать числа по описанному ниже алгоритму параллельно с работой частотных рециркуляторов 1, 18, 19 по заполнению очередными отсчетами входного сигнала ячейки блока 3 памяти.

При воздействии входных сигналов в виде двоичных чисел первой стройки из блока 5 памяти S_ij(N) на разрядовые входы компаратора 58 на одном из его выходов появляется разрешающий потенциал: на верхнем в случае , на среднем - в случае , на нижнем - в случае . Можно объединить верхний и средний выводы компаратора 58 и соединить их с входом ключа 61. В этом случае ключ 61 открывается при , а ключ 62, с управляющим первым входом которого соединен третий выход компаратора 58, открывается при . Выходы ключей 61 и 62 объединены, следовательно, на первом входе компаратора 59 появляется большее из двух входных чисел . На второй вход компаратора 59 подается третье из сравниваемых чисел . Компаратор 58 и ключи 63 и 64 работают аналогично описанному, следовательно, на объединенных выходах ключей 63 и 64 может появиться только одно из сравниваемых чисел , и а именно наибольшее из них. На выходе узла 50 выбора максимума числа через время установления также появляется наибольшее из сравниваемых чисел S_ij(N)_макс. Это число через компаратор 49 подается на узел 52 памяти, состоящий из M ячеек памяти. С подключением к узлу 50 выбора максимального числа коммутатором 51 второй строки ячеек памяти блока 5 памяти наибольшее число из новых M чисел S₂j коммутатором 49 будет подключено и записано во второй ячейке узла 52 памяти, таким образом, после анализа содержимого всех строк ячеек блока 5 памяти в узел 51 памяти будут записаны M наибольших чисел - по одному из каждой строки. После этого узлом 53 ключей ячейки узла 542 памяти будут подключены к входам узла 54 выбора минимального числа.

При сравнении чисел S_ij(N)_макс. и разрешающий потенциал на верхнем выходе компаратора появляется, как и в узле 50 выбора максимального числа, в случае , на нижнем - при . Входы ключей 70, 71, 73 - 75 включены перекрестно, т.е. к сигнальному второму входу ключей 70 подключен первый вход компаратора 67, а к первому входу ключа 71 - второй вход компаратора 67. Следовательно, разрешающий потенциал от действия большего числа открывает ключ 70(71), который пропускает меньшее из сравниваемых чисел. На объединенных выходах ключей 70, 71 появляется меньшее из двух сравниваемых чисел, а на выходе всего узла 54 выбора минимального числа появляется наименьшее из сравниваемых максимальных чисел, т.е. S_ij(N)_{макс.мин.}

Наименьшее из максимальных чисел S_ij(N)_{макс.мин} с выхода узла 54 выбора минимального числа подается на вход перемножителя 55, к второму входу которого приложено двоичное число J₁. С выхода перемножителя 55 число J₁S_ij(N)_{макс.мин} подается на один вход сумматора 56, на второй вход которого подается двоичное число с выхода блока 8 формирования нижнего порога. Выход сумматора 56 соединен с входом регистра 57, выход которого является выходом блока 6 формирования верхнего порога. Он соединен с первым (опорным) входом порогового блока 9.

Коммутатор 76 подключает к входам узла 77 выбора минимального числа ячейки блока 5 памяти, образующие столбец, т.е. анализу подвергаются отсчеты, сделанные в один из j-x моментов времени во всех частотных каналах. Узел 77 выбора минимального числа выбирает наименьший из отсчетов, соответствующий каналу с шумами, т.е. каналу, в котором в момент формирования отсчета заведомо отсутствовал полезный сигнал и помехи. С выхода узла 77 выбора минимального числа минимальное число из столбца S_ij(N)_мин подается на вход сумматора-накопителя 78, который суммирует M чисел - по одному из столбца. Двоичное число, равное сумме чисел, подается далее на делитель 79 на M, результат с выхода которого поступает на перемножитель 80, на второй вход которого подается двоичное число J₂, являющееся коэффициентом при формировании нижнего порога. Двоичное число с выхода перемножителя 80 подается на вход регистра 81 для запоминания, с выхода которого оно подается на второй (опорный) вход порогового блока 9. Одновременно число с выхода перемножителя 80 подается на вход сумматора 56. Таким образом, нижний порог формируется в виде



при этом J₂ выбирается из условия максимальной вероятности обнаружения сигнала при заданной вероятности пропуска сигнала. Верхний порог формируется в виде П_в = П_н + J₁S_ij(N)_макс, при этом J₂ выбирается из условия максимальной вероятности обнаружения сигнала при его наличии при заданной вероятности ложных тревог.

Коммутатор 7 поочередно, по одному, подает числа S_ij(N) из блока 5 памяти на (сигнальный) третий вход порогового блока 9, в котором эти числа подаются на входы пороговых узлов 82 и 83 и сравниваются с порогом П_в и П_н. Выходы пороговых узлов 82 и 83 соединены с входами блока 10 дешифраторов, который состоит из трех дешифраторов 84-86. Дешифратор 84 устроен так, что на его выходе появляется разрешающий потенциал при состоянии пороговых узлов 82 и 83, когда S_ij(N) > П_в > П_н, дешифратор 85 реагирует на случай П_в > S_ij(N) > П_н, а дешифратор 86 - на случай S_ij(N) < П_н < П_в. Выходы блока 10 дешифраторов соединены с управляющими входами блока 11 ключей, состоящего из трех ключей 87-89. На объединенные сигнальные входы ключей 87 и 89 подается логический нуль, а на сигнальный вход ключа 88 - логическая единица. Поскольку разрешающий потенциал не может появиться одновременно на выходах двух или трех дешифраторов 84-86, то ключи 87-89 открываются по одному и пропускают на выход ту или иную двоичную информацию (0 или 1) в зависимости от соотношения уровня сигнала и порогов. Таким образом, производится замена двоичных чисел S_ij(N) двоичными цифрами: в том случае, когда число лежит между порогами (меньше большего и больше меньшего порога), оно заменяется логической единицей, если число S_ij(N) превышает верхний порог или оно меньше нижнего порога, оно заменяется логическим нулем.

Двоичные цифры с выхода блока 11 ключей подаются на вход коммутатора 12, который работает абсолютно синхронно с коммутатором 7: каждой ячейке блока 5 памяти с содержанием S_ij(N) коммутатор 12 ставит в соответствие ячейку блока 13 памяти с засылаемой в нее двоичной цифрой 0 или 1.

Таким образом, в блоке 13 памяти после анализа всех MхM чисел из блока 5 памяти будет записано MхM нулей и единиц: так, где в блоке 5 памяти записано число П_н < S_ij(N) П_в, в блоке 13 памяти будет записана единица, во всех остальных случаях в блоке 13 памяти запишутся нули.

После заполнения всех ячеек блока 13 памяти начинается анализ содержимого с целью обнаружения сигнала. К ячейкам блока 13 памяти подключены входы (двухступенчатого) коммутатора 14, состоящего из двух последовательно включенных коммутаторов 90 и 91. Коммутатор 90 первой ступени имеет M² входов (по числу ячеек блока 13 памяти) и один выход, коммутатор 91 второй ступени - один вход и M выходов, соединекнных с входами сумматоров-накопителей 15. Запуск коммутатора 91 происходит в M раз реже, чем коммутатора 90, таким образом, в каждом из сумматоров-накопителей 15 происходит накопление содержимого M ячеек блока 13 памяти.

Работа согласованного фильтра синхронизируется управляющими напряжениями с выхода блока 17 синхронизации. После заполнения отсчетами S_ij(N) блока 3 памяти все M² чисел перезаписываются в блок 5 памяти и анализ их производится параллельно с работой частотных рециркуляторов 1, 18, 19 по заполнению очередными отсчетами блока 3 памяти. За время анализа поочередно выполняются основные операции: формирование порогов П_н и П_в, сравнение M² чисел из блока 5 памяти с порогом и заполнение блока 13 памяти, формирование отклика согласованного фильтра сумматорами-накопителями 15 и его выбор блоком 16 выбора максимального числа.

Задающий генератор 92 формирует исходное синусоидальное колебание с требуемыми параметрами - частотой, амплитудой, стабильностью и т.д.

Сигнал с выхода задающего генератора 92 подается на делители 93-95 и 102, причем на делитель 95 - через элемент задержки 103, время задержки которого равно 2/3 , где - длительность одной частотной посылки. Это необходимо для того, чтобы привести в соответствие синхронизацию накопителей 1, 18, 19, буферных регистров 20, 21 с остальными блоками согласованного фильтра. Делитель 93 частоты формирует опорные частоты ₁ ... _м , подаваемые в качестве гетеродинных колебаний на преобразователи 25 и 26 частот накопителей 24. Делитель 94 частоты формирует импульсную последовательность с частотой дискретизации F_д, подаваемую одновременно на все накопители 24 частотных рециркуляторов 1, 18 и 19. Этой последовательностью производится управление АЦП 30 и 31. Делитель 95 частоты формирует сетку импульсных последовательностей со следующими частотами: 4MF_э, 4F_э, 2F_э, F_э, 2F_э/M, F_э/M = F_к. Здесь F_э - частота следования импульсов ДЧМ - сигнала; M - число импульсов сигнала в периоде перебора частот, т.е. число частотных посылок, формирующих ДЧМ-сигнал. Выходы каскадов делителя 95 частоты с частотами 2F_э/M и F_э/M подаются на входы узла 96 дешифраторов, который формирует стробы для управления ключами 97-99. Ключ 97 управляется первым стробом, ключи 98, 99 - соответственно вторым и третьим стробами (фиг. 9,а,б,в), через ключи 97-99 в моменты действия стробов проходят импульсные последовательности на входы коммутаторов 4, 7 и 12 и на входы ключей 97-99. Через ключ 97 проходит импульсная последовательность 2F_э, через ключ 98 - последовательность 4MF_э, через ключ 99 - последовательность 4MF_э и 4F_э (фиг. 9,г,д,е,ж).

На фиг. 9,з приведена последовательность с частотой F_э. При этом принято, что M = 8, а на фиг. 9,д,е изображены условно 64 импульса. Счетчик 100 импульсов и дешифратор 101 формируют строб (фиг. 9,и) для управления узлом 53 ключей и регистрами 57 и 81. Счетчик 100 считает число импульсов, прошедших через ключи 97, с тем, чтобы с приходом последнего импульса на выходе дешифратора 101 сформировался строб-импульс, который открыл бы узел 53 ключей, чтобы подать содержимое ячеек узла 52 памяти на входы узла 54 выбора минимального числа. Срезом строба управляются (включаются на запись) регистры 57 и 81. Коммутаторы 2, 7, 12, 49, 76, 90 и 91 устанавливаются в исходное состояние один раз за период перебора частот импульсом с частотой F_к = F_э/M (фиг. 9, к). С такой же частотой производится опрос блока 4 ключей, сброс сумматоров 56 и 78 и сумматоров-накопителей 15. Импульсные последовательности для управления коммутатором 2 и блоком 4 ключей подаются, минуя ключи 97, 98 и 99.

Импульсная последовательность для управления частотными рециркуляторами (на вход распределителя импульсов 23) подается с делителя 102, аналогичного делителю 95.

Таким образом, предлагаемый согласованный фильтр ДЧМ-сигнала позволяет формировать отклик на входной сигнал с более высокой помехоустойчивостью за счет устранения временного рассогласования момента прихода сигнала с началом записи отсчетов его амплитуд в ячейки памяти на каждой частотной позиции.