устройство двойного дифференцирования
Классы МПК: | G06F7/64 цифровые дифференциальные анализаторы, те вычислительные устройства для дифференцирования, интегрирования или решения дифференциальных и интегральных уравнений с помощью импульсов, представляющих приращения; другие инкрементные вычислительные устройства для решения различных уравнений |
Автор(ы): | Агиевич С.Н., Колесников В.Б., Малышев С.Р., Подымов В.А., Смирнов П.Л. |
Патентообладатель(и): | Военная академия связи |
Приоритеты: |
подача заявки:
1998-11-02 публикация патента:
27.04.2000 |
Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении систем, включающих операции двойного дифференцирования. Технический результат - обеспечение более высокой точности двойного дифференцирования функций, имеющих непрерывную девятую производную. Устройство включает формирователь коэффициентов второй производной g2n 1 (n= 1, 2, . .. - номер коэффициента), блок формирования локального сплайна 2 и блок формирования В-сплайна 3. Повышение точности дифференцирования достигается путем учета априорной информации о гладкости функции. 3 з.п. ф-лы, 7 ил.
Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6, Рисунок 7
Формула изобретения
1. Устройство двойного дифференцирования, содержащее формирователь коэффициентов второй производной g2n(n = 1,2,... - номер коэффициента), блок формирования локального сплайна и блок формирования В-сплайна, причем первая группа входов формирователя коэффициентов второй производной g2n является первой входной информационной шиной устройства двойного дифференцирования, второй вход формирователя коэффициентов второй производной g2n объединен со вторым входом блока формирования локального сплайна и одновременно является входной тактовой шиной устройства двойного дифференцирования, а выходы соединены с первой группой входов блока формирования локального сплайна, выходы которого являются выходной шиной устройства двойного дифференцирования, а третья, четвертая, пятая и шестая группы входов соединены соответственно с первой, второй, третьей и четвертой группой выходов блока формирования В-сплайна, первая группа входов которого является второй входной информационной шиной устройства двойного дифференцирования, отличающееся тем, что блок формирования локального сплайна снабжен седьмой и восьмой группами входов, которые соответственно соединены с пятой и шестой группами выходов блока формирования В-сплайна, второй вход которого объединен со вторым входом блока формирования локального сплайна. 2. Устройство двойного дифференцирования по п.1, отличающееся тем, что формирователь коэффициентов второй производной g2n выполнен содержащим первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый и двенадцатый умножители, первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый, двенадцатый, тринадцатый и четырнадцатый элементы задержки, первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой и девятый блоки начальной установки, и первый, второй и третий сумматоры, причем первая группа информационных входов первого сумматора объединена с первыми группами входов первого, второго, третьего, четвертого, пятого, шестого, седьмого, восьмого и одиннадцатого умножителей и информационными входами пятого, шестого, десятого, двенадцатого и четырнадцатого элементов задержки и первой группой входов формирователя коэффициентов второй производной g2n, вторая группа информационных входов первого сумматора соединена с выходами первого умножителя, вторая группа входов которого соединена с выходами первого блока начальной установки и второй группой входов пятого умножителя, выходы которого соединены с информационными входами четвертого элемента задержки, выходы которого соединены с шестой группой информационных входов первого сумматора, пятая группа информационных входов которого соединена с выходами третьего элемента задержки, информационные входы которого соединены с выходами четвертого умножителя, вторая группа входов которого соединена с выходами второго блока начальной установки и второй группой входов второго умножителя, выходы которого соединены с информационными входами первого элемента задержки, выходы которого соединены с третьей группой информационных входов первого сумматора, четвертая группа информационных входов которого соединена с выходами второго элемента задержки, информационные входы которого соединены с выходами третьего умножителя, вторая группа входов которого соединена с выходами третьего блока начальной установки, седьмая группа информационных входов первого сумматора соединена с выходами пятого элемента задержки, а выходы соединены со второй группой входов девятого умножителя, первая группа входов которого соединена с выходами шестого блока начальной установки, а выходы соединены с первой группой информационных входов третьего сумматора, третья группа информационных входов которого соединена с выходами двенадцатого элемента задержки, пятая группа информационных входов - с выходами четырнадцатого элемента задержки, а четвертая группа информационных входов соединена с выходами тринадцатого элемента задержки, информационные входы которого соединены с выходами одиннадцатого умножителя, вторая группа входов которого соединена с выходами восьмого блока начальной установки, выходы шестого элемента задержки соединены с первой группой информационных входов второго сумматора, вторая группа информационных входов которого соединена с выходами седьмого элемента задержки, информационные входы которого соединены с выходами шестого умножителя, вторая группа информационных входов которого соединена с выходами четвертого блока начальной установки и второй группой входов восьмого умножителя, выходы которого соединены с информационными входами девятого элемента задержки, выходы которого соединены с четвертой группой информационных входов второго сумматора, третья группа информационных входов которого соединена с выходами восьмого элемента задержки, информационные входы которого соединены с выходами седьмого умножителя, вторая группа информационных входов которого соединена с выходами пятого блока начальной установки, пятая группа информационных входов второго сумматора соединена с выходами десятого элемента задержки, а выходы соединены со второй группой входов десятого умножителя, первая группа входов которого соединена с выходами седьмого блока начальной установки, а выходы соединены с информационными входами одиннадцатого элемента задержки, выходы которого соединены со второй группой информационных входов третьего сумматора, выходы которого соединены со второй группой входов двенадцатого умножителя, первая группа входов которого соединена с выходами девятого блока начальной установки, а выходы соединены с выходами формирователя коэффициентов второй производной g2n, а управляющие входы первого, второго и третьего сумматоров, первого, второго, третьего, четвертого, пятого, шестого, седьмого, восьмого, девятого, десятого, одиннадцатого, двенадцатого, тринадцатого и четырнадцатого элементов задержки объединены и соединены со вторым входом формирователя коэффициентов второй производной g2n. 3. Устройство дифференцирования по п.1, отличающееся тем, что блок формирования В-сплайна выполнен содержащим первый, второй, третий и четвертый элементы начальной установки, первый, второй, третий, четвертый, пятый, шестой и седьмой умножители, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой сумматоры, первый, второй, третий, четвертый, пятый и шестой элементы возведения в пятую степень, преобразователь в дополнительный код, первый, второй, третий, четвертый, пятый и шестой элементы задержки, причем первая группа входов первого умножителя соединена с первой группой входов блока формирования В-сплайна, вторая группа входов соединена с выходами четвертого элемента начальной установки, а выходы соединены со входами преобразователя в дополнительный код, первой группой информационных входов первого сумматора и входами первого элемента возведения в пятую степень, выходы которого соединены с первыми группами входов второго и третьего умножителей и информационными входами третьего элемента задержки, выходы которого соединены с первой группой выходов блока формирования В-сплайна, вторая группа выходов которого соединена с выходами четвертого элемента задержки, информационные входы которого соединены с выходами пятого сумматора, вторая группа информационных входов которого соединена с выходами второго элемента возведения в пятую степень и первой группой входов четвертого умножителя, а первая группа информационных входов соединена с выходами третьего умножителя, вторая группа входов которого соединена с выходами второго элемента начальной установки и вторыми группами входов четвертого, пятого и шестого умножителей, выходы которого соединены со второй группой информационных входов восьмого сумматора, а первая группа входов соединена с выходами четвертого элемента возведения в пятую степень, первой группой входов седьмого умножителя и информационными входами шестого элемента задержки, выходы которого соединены с шестой группой выходов блока формирования В-сплайна, пятая группа выходов которого соединена с выходами пятого элемента задержки, информационные входы которого соединены с выходами восьмого сумматора, первая группа информационных входов которого соединена с выходами третьего элемента возведения в пятую степень и первой группой входов пятого умножителя, выходы которого соединены со второй группой информационных входов седьмого сумматора, третья группа информационных входов которого соединена с выходами второго элемента задержки, информационные входы которого соединены с выходами седьмого умножителя, вторая группа входов которого соединена с выходами первого элемента начальной установки и второй группой входов второго умножителя, выходы которого соединены с информационными входами первого элемента задержки, выходы которого соединены с первой группой информационных входов шестого сумматора, вторая группа информационных входов которого соединена с выходами четвертого умножителя, третья группа информационных входов - с выходами пятого элемента возведения в пятую степень, а выходы соединены с третьей группой выходов блока формирования В-сплайна, четвертая группа выходов которого соединена с выходами седьмого сумматора, первая группа информационных входов которого соединена с выходами шестого элемента возведения в пятую степень, входы которого соединены с выходами четвертого сумматора, вторая группа информационных входов которого соединена с выходами третьего элемента начальной установки, вторыми группами информационных входов первого, второго и третьего сумматоров, а первая группа информационных входов соединена со входами третьего элемента возведения в пятую степень и выходами второго сумматора, первая группа информационных входов которого соединена с выходами преобразователя в дополнительный код и входами четвертого элемента возведения в пятую степень, а управляющий вход соединен с управляющими входами третьего, четвертого, пятого, шестого, седьмого и восьмого сумматоров, управляющими входами первого, второго, третьего, четвертого, пятого и шестого элементов задержки, вторым входом блока формирования В-сплайна и управляющим входом первого сумматора, выходы которого соединены со входами второго элемента возведения в пятую степень и первой группой информационных входов третьего сумматора, выходы которого соединены со входами пятого элемента возведения в пятую степень. 4. Устройство дифференцирования по п. 1, отличающееся тем, что блок формирования локального сплайна выполнен содержащим первый, второй, третий, четвертый, пятый и шестой умножители, первый, второй, третий, четвертый и пятый элементы задержки, сумматор и регистр, причем вторые группы входов первого, второго, третьего, четвертого, пятого и шестого умножителей объединены и соединены с первой группой входов блока формирования локального сплайна, первая группа входов первого умножителя соединена с восьмой группой входов блока формирования локального сплайна, а выходы соединены с первой группой информационных входов сумматора, вторая группа информационных входов которого соединена с выходами первого элемента задержки, информационные входы которого соединены с выходами второго умножителя, первая группа входов которого соединена с седьмой группой входов блока формирования локального сплайна, шестая группа входов которого соединена с первой группой входов третьего умножителя, выходы которого соединены с информационными входами второго элемента задержки, выходы которого соединены с третьей группой информационных входов сумматора, четвертая группа информационных входов которого соединена с выходами третьего элемента задержки, информационные входы которого соединены с выходами четвертого умножителя, первая группа входов которого соединена с пятой группой входов блока формирования локального сплайна, четвертая группа входов которого соединена с первой группой входов пятого умножителя, выходы которого соединены с информационными входами четвертого элемента задержки, выходы которого соединены с пятой группой информационных входов сумматора, шестая группа информационных входов которого соединена с выходами пятого элемента задержки, информационные входы которого соединены с выходами шестого умножителя, первая группа входов которого соединена с третьей группой входов блока формирования локального сплайна, второй вход которого соединен с управляющими входами первого, второго, третьего, четвертого и пятого элементов задержки, сумматора и регистра, информационные входы которого соединены с выходами сумматора, а выходы соединены с выходами блока формирования локального сплайна.Описание изобретения к патенту
Изобретение относится к автоматике и вычислительной технике и может быть использовало при построении систем, включающих операции двойного дифференцирования. Известные устройства (АС СССР N 1233152, G 06 F 7/70 от 23.05.86, АС СССР N 1187182, G 06 F 7/18 от 23.10.85) позволяют осуществлять дифференцирование, но не позволяют осуществлять двойное дифференцирование. Наиболее близким к заявляемому устройству по своей технической сущности является устройство дифференцирования, входящее в состав устройства оценивания несущей частоты (Патент RU 2100812, опубликованный 27.12.97, Бюл. N 12, п. 13 формулы изобретения, фиг. 16, с. 89). Устройство-прототип содержит формирователь коэффициентов второй производной g2n, первая группа, входов которого является первой группой входов блока дифференцирования, блок формирования кубического В-сплайна и блок формирования локального кубического сплайна, первая группа входов которого соединена с выходами формирователя коэффициентов, шестой вход объединен со вторым входом формирователя коэффициентов и является вторым входом блока дифференцирования, выходы являются выходами блока дифференцирования, а вторая, третья, четвертая и пятая группы входов соединены соответственно с четвертой, третьей, второй и первой группами выходов блока формирования кубического В-сплайна, входы которого являются третьей группой входов блока дифференцирования. Известное техническое решение обладает недостаточной точностью интерполяции, которая характеризуется погрешностью интерполяции, равной [1, с. 24]![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148153/956.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148010/183.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148010/183.gif)
где f(6)max - максимум шестой производной функции f(x);
h - расстояние между отсчетами функции f(x). Причем эта точность обеспечивается для функций, имеющих непрерывную седьмую производную (f(x)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148248/8712.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148248/8712.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148248/8712.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148248/8712.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148272/2148272-2t.gif)
где gn = [(zn+1 - 2zn + zn-1) - (zn+2 - 4zn+1 + 6zn- 4zn-1 + zn-2)/3 + 31(zn+3 - 6zn+2 + 15zn+1 - 20zn + 15zn-1 - 6zn-2 + zn-3)/360]/h2; (3)
zn - n-й отсчет функции f(x);
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148010/183.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
m=1, 2, ..., M;
M - количество точек дифференцирования;
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148248/8712.gif)
Реализация (2) в виде устройства позволяет вычислять функции f(x)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148248/8712.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148153/956.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148010/183.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148010/183.gif)
где f(8)max - максимум пятой производной функции f(x);
h - шаг интерполяции. Точность же устройства-прототипа не лучше приведенной в выражении (1). Поэтому, например, для функций f
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148248/8712.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148010/183.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148062/8776.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148010/183.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148153/956.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148153/956.gif)
на фиг. 2 представлена структурная схема формирователя коэффициентов второй производной g2n;
на фиг. 3 представлена структурная схема блока формирования параметров В-сплайна;
на фиг. 4 приведена структурная схема блока формирования локального сплайна;
на фиг. 5 показан один из возможных вариантов реализации элемента задержки;
на фиг. 6 показан вариант реализации элемента начальной установки;
на фиг. 7 приведен вариант реализации элемента возведения в пятую степень. Устройство двойного дифференцирования, показанное на фиг. 1, состоит из формирователя коэффициентов второй производной g2n 1 (n = 1, 2, ... - номер коэффициента), блока формирования локального сплайна 2 и блока формирования В-сплайна 3. Первая группа входов формирователя коэффициентов второй производной g2n 1 является первой входной информационной шиной устройства двойного дифференцирования. Второй вход формирователя коэффициентов второй производной g2n 1 объединен со вторым входом блока формирования локального сплайна 2 и одновременно является входной тактовой шиной устройства двойного дифференцирования. Выходы формирователя коэффициентов второй производной g2n 1 соединены с первой группой входов блока формирования локального сплайна 2. Выходы блока формирования локального сплайна 2 являются выходной шиной устройства двойного дифференцирования. Третья, четвертая, пятая и шестая группы входов блока формирования локального сплайна 2 соединены соответственно c первой, второй, третьей и четвертой группами выходов блока формирования В-сплайна 3. Первая группа входов блока формирования В-сплайна 3 является второй входной информационной шиной устройства двойного дифференцирования. Блок формирования локального сплайна 2 снабжен седьмой и восьмой группами входов, которые соответственно соединены с пятой и шестой группами выходов блока формирования В-сплайна 3. Второй вход блока формирования В-сплайна 3 объединен со вторым входом блока формирования локального сплайна 2. Формирователь коэффициентов второй производной g2n 1, показанный на фиг. 2, состоит из первого 11, второго 13, третьего 16, четвертого 19, пятого 111, шестого 115, седьмого 118, восьмого 121, девятого 127, десятого 129, одиннадцатого 132 и двенадцатого 138 умножителей, первого 14, второго 17, третьего 110, четвертого 112, пятого 113, шестого 114, седьмого 116, восьмого 119, девятого 122, десятого I23, одиннадцатого 131, двенадцатого 130, тринадцатого 133 и четырнадцатого 135 элементов задержки, первого 12, второго 15, третьего 18, четвертого 117, пятого I20, шестого 126, седьмого 128, восьмого 134 и девятого 137 элементов начальной установки, первого 124, второго 125 и третьего 136 сумматоров. Первая группа информационных входов первого сумматора 124 является первой группой входов формирователя коэффициентов второй производной g2n 1 и объединена c первыми группами входов первого 11, второго 13, третьего 16, четвертого 19, пятого 111, шестого 115, седьмого 118, восьмого 121 и одиннадцатого 132 умножителей и информационными входами пятого 113, шестого 114, десятого 123, двенадцатого 130 и четырнадцатого 135 элементов задержки. Вторая группа информационных входов первого сумматора 124 соединена с выходами первого умножителя 11. Вторая группа входов первого умножителя 11 соединена с выходами первого элемента начальной установки 12 и второй группой входов пятого умножителя 111. Выходы пятого умножителя 111 соединены с информационными входами четвертого элемента задержки 112. Выходы четвертого элемента задержки 112 соединены с шестой группой информационных входов первого сумматора 124. Пятая группа информационных входов первого сумматора 124 соединена с выходами третьего элемента задержки 110. Информационные входы третьего элемента задержки 110 соединены с выходами четвертого умножителя 19. Вторая группа входов четвертого умножителя 19 соединена с выходами второго элемента начальной установки 15 и второй группой входов второго умножителя 13. Выходы второго умножителя 13 соединены с информационными входами первого элемента задержки 14. Выходы первого элемента задержки 14 соединены с третьей группой информационных входов первого сумматора 124. Четвертая группа информационных входов первого сумматора 124 соединена с выходами второго элемента задержки 17. Информационные входы второго элемента задержки 17 соединены с выходами третьего умножителя 16. Вторая группа входов третьего умножителя 16 соединена с выходами третьего элемента начальной установки 18. Седьмая группа информационных входов первого сумматора 124 соединена с выходами пятого элемента задержки 113. Выходы первого сумматора 124 соединены со второй группой входов девятого умножителя 127. Первая группа входов девятого умножителя 127 соединена с выходами шестого элемента начальной установки 126. Выходы девятого умножителя 127 соединены с первой группой информационных входов третьего сумматора 136. Третья группа информационных входов третьего сумматора 136 соединена с выходами двенадцатого элемента задержки 130. Пятая группа информационных входов третьего сумматора 136 соединена с выходами четырнадцатого элемента задержки 135. Четвертая группа информационных входов третьего сумматора 136 соединена с выходами тринадцатого 133 элемента задержки. Информационные входы тринадцатого элемента задержки 133 соединены с выходами одиннадцатого умножителя 132. Вторая группа входов одиннадцатого умножителя 132 соединена с выходами восьмого элемента начальной установки 134. Выходы шестого элемента задержки 114 соединены с первой группой информационных входов второго сумматора 125. Вторая группа информационных входов второго сумматора 125 соединена с выходами седьмого элемента задержки 116. Информационные входы седьмого элемента задержки 116 соединены с выходами шестого умножителя 115. Вторая группа информационных входов шестого умножителя 115 соединена с выходами четвертого элемента начальной установки 117 и второй группой входов восьмого умножителя 121. Выходы восьмого умножителя 121 соединены с информационными входами девятого элемента задержки 122. Выходы девятого элемента задержки 122 соединены с четвертой группой информационных входов второго сумматора 125. Третья группа информационных входов второго сумматора 125 соединена с выходами восьмого элемента задержки 119. Информационные входы восьмого элемента задержки 119 соединены с выходами седьмого умножителя 118. Вторая группа информационных входов седьмого умножителя 118 соединена с выходами пятого элемента начальной установки 120. Пятая группа информационных входов второго сумматора 125 соединена с выходами десятого элемента задержки 123. Выходы второго сумматора 125 соединены со второй группой входов десятого умножителя 129. Первая группа входов десятого умножителя 129 соединена с выходами седьмого элемента начальной установки 128. Выходы десятого умножителя 129 соединены с информационными входами одиннадцатого элемента задержки 131. Выходы одиннадцатого элемента задержки 131 соединены со второй группой информационных входов третьего сумматора 136. Выходы третьего сумматора 136 соединены со второй группой входов двенадцатого умножителя 138. Первая группа входов двенадцатого умножителя 138 соединена с выходами девятого элемента начальной установки 137. Выходы двенадцатого умножителя 138 соединены с выходами формирователя коэффициентов второй производной g2n 1. Управляющие входы первого 124, второго 125 и третьего 136 сумматоров и первого 14, второго 17, третьего 110, четвертого 112, пятого 113, шестого 114, седьмого 116, восьмого 119, девятого 122, десятого 123, одиннадцатого 131, двенадцатого 130, тринадцатого 133 и четырнадцатого 135 элементов задержки объединены и соединены со вторым входом формирователя коэффициентов второй производной g2n 1. Блок формирования параметров В-сплайна 3, показанный на фиг. 3, состоит из первого 31, второго 32, третьего 33 и четвертого 35 элементов начальной установки, первого 34, второго 315, третьего 316, четвертого 317, пятого 320, шестого 321 и седьмого 322 умножителей, первого 37, второго 38, третьего 311, четвертого 312, пятого 325, шестого 326, седьмого 327 и восьмого 328 сумматоров, первого 39, второго 310, третьего 313, четвертого 314, пятого 318 и шестого 319 элементов возведения в пятую степень, преобразователя в дополнительный код 36, первого 323, второго 324, третьего 329, четвертого 330, пятого 331 и шестого 332 элементов задержки. Первая группа входов первого умножителя 34 соединена с первой группой входов блока формирования В-сплайна 3. Вторая группа входов первого умножителя 34 соединена с выходами четвертого элемента начальной установки 35. Выходы первого умножителя 34 соединены со входами преобразователя в дополнительный код 36, первой группой информационных входов первого сумматора 37 и входами первого элемента возведения в пятую степень 39. Выходы первого элемента возведения в пятую степень 39 соединены с первыми группами входов второго 315 и третьего 316 умножителей и информационными входами третьего элемента задержки 329. Выходы третьего элемента задержки 329 соединены с первой группой выходов блока формирования В-сплайна 3. Вторая группа выходов блока формирования В-сплайна 3 соединена с выходами четвертого элемента задержки 330. Информационные входы четвертого элемента задержки 330 соединены с выходами пятого сумматора 325. Вторая группа информационных входов пятого сумматора 325 соединена с выходами второго элемента возведения в пятую степень 310 и первой группой входов четвертого умножителя 317. Первая группа информационных входов пятого сумматора 325 соединена с выходами третьего умножителя 316. Вторая группа входов третьего умножителя 316 соединена с выходами второго элемента начальной установки 32 и вторыми группами входов четвертого 317, пятого 320 и шестого 321 умножителей. Выходы шестого умножителя 321 соединены со второй группой информационных входов восьмого сумматора 328. Первая группа входов шестого множителя 321 соединена с выходами четвертого элемента возведения в пятую степень 314, первой группой входов седьмого умножителя 322 и информационными входами шестого элемента задержки 332. Выходы шестого элемента задержки 332 соединены с шестой группой выходов блока формирования В- сплайна 3. Пятая группа выходов блока формирования В-сплайна 3 соединена с выходами пятого элемента задержки 331. Информационные входы пятого элемента задержки 331 соединены с выходами восьмого сумматора 328. Первая группа информационных входов восьмого сумматора 328 соединена с выходами третьего элемента возведения в пятую степень 313 и первой группой входов пятого умножителя 320. Выходы пятого умножителя 320 соединены со второй группой информационных входов седьмого сумматора 327. Третья группа информационных входов седьмого сумматора 327 соединена с выходами второго элемента задержки 324. Информационные входы второго элемента задержки 324 соединены с выходили седьмого умножителя 322. Вторая группа входов седьмого умножителя 322 соединена с выходами первого элемента начальной установки 31 и второй группой входов второго умножителя 315. Выходы второго умножителя 315 соединены с информационными входами первого элемента задержал 323. Выходы первого элемента задержки 323 соединены с первой группой информационных входов шестого сумматора 326. Вторая группа информационных входов шестого сумматора 326 соединена с выходами четвертого умножителя 317. Третья группа информационных входов шестого сумматора 326 соединена с выходами пятого элемента возведения в пятую степень 318. Выходы шестого сумматора 326 соединены с третьей группой выходов блока формирования В-сплайна 3. Четвертая группа выходов блока формирования В-сплайна 3 соединена с выходами седьмого сумматора 327. Первая группа информационных входов седьмого сумматора 327 соединена с выходами шестого элемента возведения в пятую степень 319. Входы шестого элемента возведения в пятую степень 319 соединены с выходами четвертого сумматора 312. Вторая группа информационных входов четвертого сумматора 312 соединена с выходами третьего элемента начальной установки 33, вторыми группами информационных входов первого 37, второго 38 и третьего 311 сумматоров. Первая группа информационных входов четвертого сумматора 312 соединена со входами третьего элемента возведения в пятую степень 313 и выходами второго сумматора 38. Первая группа информационных входов второго сумматора 38 соединена с выходами преобразователя в дополнительный код 36 и входами четвертого элемента возведения в пятую степень 314. Управляющий вход второго сумматора 36 соединен с управляющими входами третьего, четвертого, пятого, шестого, седьмого 327 и восьмого 328 сумматоров, управляющими входами первого 323, второго 324, третьего 329, четвертого 330, пятого 331 и шестого 332 элементов задержки, вторым входом блока формирования В-сплайна 3 и управляющим входом первого сумматора 37. Выходы первого сумматора 37 соединены со входами второго элемента возведения в пятую степень 310 и первой группой информационных входов третьего сумматора 311. Выходы третьего сумматора 311 соединены со входами пятого элемента возведения в пятую степень 318. Блок формирования локального сплайна 2, показанный на фиг. 4, состоит из первого 21, второго 22, третьего 23, четвертого 24, пятого 25 и шестого 26 умножителей, первого 27, второго 28, третьего 29, четвертого 210 и пятого 211 элементов задержки, сумматора 212 и регистра 213. Вторые группы входов первого 21, второго 22, третьего 23, четвертого 24, пятого 25 и шестого 26 умножителей объединены и соединены с первой группой входов блока формирования локального сплайна 2. Первая группа входов первого умножителя 21 соединена с восьмой группой входов блока формирования локального сплайна 2. Выходы первого умножителя 21 соединены с первой группой информационных входов сумматора 212. Вторая группа информационных входов сумматора 212 соединена с выходами первого элемента задержки 27. Информационные входы первого элемента задержки 27 соединены с выходами второго умножителя 22. Первая группа входов второго умножителя 22 соединена о седьмой группой входов блока формирования локального сплайна 2. Шестая группа входов блока формирования локального сплайна соединена с первой группой входов третьего умножителя 23. Выходы третьего умножителя 23 соединены с информационными входами второго элемента вздержки 28. Выходы второго элемента задержки 28 соединены с третьей группой информационных входов сумматора 212. Четвертая группа информационных входов сумматора 212 соединена с выходами третьего элемента задержки 29. Информационные входы третьего элемента задержки 29 соединены с выходами четвертого умножителя 24. Первая группа входов четвертого умножителя 24 соединена с пятой группой входов блока формирования локального сплайна 2. Четвертая группа входов блока формирования локального сплайна 2 соединена c первой группой входов пятого умножителя 25. Выходы пятого умножителя 25 соединены с информационными входами четвертого элемента задержки 210. Выходы четвертого элемента задержки 210 соединены с пятой группой информационных входов сумматора 212. Шестая группа информационных входов сумматора 212 соединена с выходами пятого элемента задержки 211. Информационные входы пятого элемента задержки 211 соединены с выходами шестого умножителя 26. Первая группа входов шестого умножителя 26 соединена с третьей группой входов блока формирования локального сплайна 2. Второй вход блока формирования локального сплайна 2 соединен с управляющими входами первого 27, второго 28, третьего 29, четвертого 210 и пятого 211 элементов задержки, сумматора 212 и регистра 213. Информационные входы регистра 213 соединены с выходами сумматора 212. Выходы регистра 213 соединены с выходами блока формирования локального сплайна 2. Заявленное устройство работает следующим образом. В исходном состоянии на вторую информационную шину устройства подается значение параметра
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148272/2148272-3t.gif)
с первой, второй, третьей, четвертой, пятой и шестой групп выходов блока формирования В-сплайна 3. Далее в блоке формирования локального сплайна 2 происходит умножение указанных значений на коэффициенты второй производной g2n и суммирование полученных произведений (см. выражение (2)). В результате на выходе устройства формируется значение производной функции f""(x). Работа формирователя коэффициентов второй производной g2n осуществляется в соответствии с выражением (3). В исходном состоянии на выходах первого 12, второго 15, третьего 18, четвертого 117, пятого 120, шестого 126, седьмого 128, восьмого 134 и девятого 137 элементов начальной установки формируются коды чисел соответственно -6, 15, -20, -4, 6, 31/360, -1/3, -2, 1/120. При подаче на второй вход блока 1 управляющих импульсов на информационный вход блока 1 поступают значения функции f(x): zn-3, zn-2,..., zn+3. Последние поочередно следуют: на первые входы первого 11, второго 13, третьего 16, четвертого 19, пятого 111, шестого 115, седьмого 118, восьмого 121 и одиннадцатого 132 умножителей, входы пятого 113, шестого 114, десятого 123, одиннадцатого 131 и четырнадцатого 135 элементов задержки и первый информационный вход сумматора 124. Элементы 11 - 113 формируют шесть слагаемых, которые поступают на информационные входы первого сумматора 124 одновременно. Седьмое слагаемое поступает со входа блока 1 на первый информационный вход первого сумматора 124 непосредственно. Результат вычисления во втором сумматоре 125 - значение (zn+3 - 6zn+2 + 15zn+1 - 20zn + 15zn-1 - 6zn-2 + zn-3). Элементы 114 - 123 формируют пять слагаемых для второго сумматора 125. Все пять слагаемых подаются на информационные входы второго сумматора 125 одновременно. В результате выполнения операции сложения на выходе второго сумматора 125 формируется значение (zn+2 + 4zn+1 + 6zn - 4zn-1 + zn-2). Величина (zn+3 - 6zn+2 + 15zn+1 - 20zn + 15zn-1 - 6zn-2 + zn-3), умноженная на 31/360 в девятом умножителе 127, является первым слагаемым для третьего сумматора 136. Вторым слагаемым является значение (zn+2 - 4zn+1 + 6zn - 4zn-1 + zn-2), умноженное в десятом умножителе 129 на число -1/3 и задержанное в двенадцатом элементе задержки 130. Третьим слагаемым является значение zn-1 функции f(x), задержанное в одиннадцатом элементе задержки 130. Четвертым слагаемым является значение zn функции f(x), умноженное в одиннадцатом умножителе 132 на -2 и задержанное в тринадцатом элементе задержки 133. Пятым слагаемым является значение zn+1, задержанное в четырнадцатом элементе задержки 135. Результат выполнения в третьем сумматоре 136 операции суммирования умножается в двенадцатом умножителе 138 на число 1/120. В результате на выходе блока 1 формируется искомое значение коэффициента второй производной g2n. Один из возможных вариантов построения элементов задержки
14, 17, 110, 112, 113, 114, 116, 119, 122, 123, 130, 131, 133, 135 показан на фиг. 5. Указанные элементы являются однотипными. Для элементов задержки 14, 114, 116 и 130 n = 2. Для элементов задержки 17 и 119 n = 3. Для элементов задержки 110 и 122 n = 4. Для элемента задержки 112 n = 5, для элемента задержки 123 n = 6, для элемента задержки 131 n = 8. Для элемента задержки 135 n = 6. Можно реализовать на микросхемах К155ИР13. Входящие в структурную схему заявляемого устройства элементы известны и описаны, например, в [3] -[7] . Так, в [3] описаны принципы построения и примеры реализации регистров на с. 104-105 (можно реализовать на микросхеме К155ИР13 - с. 111, рис. 1.78);
Принцип работы умножителей известен и описан в [4] на с. 163-221. Могут быть реализованы на микросхемах SN54284 и SN54285 (см. [4], c. 305, рис. 6.3.12) или на микросхеме ADSP1016 (см. [5] с. 502, табл. 7.4). Принцип работы сумматоров известен и описан в [6] на с. 184-198. Полный сумматор описан в [7] нас. 152, рис. 1.112 и c. 153, рис. 1.113. Можно реализовать на элементах ИСКЛ. ИЛИ - К155ЛП5, И - К155ЛИ1, ИЛИ - из ИЛИ-НЕ - K155JE4 и НЕ - К155ЛН1. Один из возможных вариантов реализации блоков начальной установки приведен на фиг. 6. Блок формирования В-сплайна 3 работает следующим образом. В исходном состоянии на выходах элементов начальной установки 31, 32, 33 формируются коды чисел соответственно 15, -6, 1. На выходе элемента начальной установки 35 формируется код числа m, соответствующего номеру точки дифференцирования. На управляющий вход блока 3 поступают управляющие сигналы с тактовой шины устройства. На второй информационный вход блока 3 подается значение
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148010/183.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148272/2148272-4t.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148010/183.gif)
![устройство двойного дифференцирования, патент № 2148272](/images/patents/323/2148060/964.gif)
1. Желудев В. А. Восстановление функций и их производных по сеточным данным с погрешностью при помощи локальных сплайнов. //Журнал вычислительной математики и математической физики. - 1987. - Том 27. - N 1. - С. 22-34. 2. Желудев В.А. Локальная сплайн-аппроксимация на равномерной сетке. // Журнал вычислительной математики и математической физики. - 1987. - Том 27. - N 9. - С. 1296-1310. 3. В.-Ч. Шило. Популярные цифровые микросхемы. Справочник. - М.: Радио и связь, 1988. 4. М. А. Карцев, В.А. Брик. Вычислительные системы и синхронная арифметика. - М.: Радио и связь, 1981. 6. Д. Гивоне, Р. Россе. Микропроцессоры и микрокомпьютеры: Вводный курс: Пер. с англ. - М.: Мир, 1983. 7. В. Л. Шило. Популярные цифровые микросхемы. Справочник. 2-е изд., испр. - Челябинск: Металлургия, 1989. 8. Л.М. Гольденберг. Импульсные и цифровые устройства. М.: Связь, 1973.
Класс G06F7/64 цифровые дифференциальные анализаторы, те вычислительные устройства для дифференцирования, интегрирования или решения дифференциальных и интегральных уравнений с помощью импульсов, представляющих приращения; другие инкрементные вычислительные устройства для решения различных уравнений