дельта-кодек

Формула изобретения

1. Дельта-кодек, содержащий дельта-кодер и дельта-декодер, причем в состав дельта-кодера входит компаратор, выход которого соединен с информационным входом первой схемы управления изменением шага квантования (ИШК), выход которой соединен с первым входом компаратора, второй вход которого является первой входной информационной шиной дельта-кодека, первой выходной информационной шиной которого является выход последовательного кода схемы управления ИШК, а в состав дельта-декодера входит вторая схема управления ИШК, выход и первый вход которой являются соответственно второй выходной информационной шиной и второй входной информационной шиной дельта-кодека, а также формирователь тактовых импульсов (ТИ), отличающийся тем, что в него введен генератор управляемого напряжения (ГУН), выход которого через делитель частоты соединен с первым входом фазового компаратора, выход которого через первый фильтр низкой частоты (ФНЧ) соединен со входом ГУН, выход которого также соединен со входом формирователя ТИ, выходы которого соединены с соответствующими тактовыми входами первой и второй схем управления ИШК, выход делителя частоты также соединен с соответствующими входами синхроимпульсов первой и второй схем управления ИШК, а второй вход фазового компаратора и другой вход делителя частоты являются соответственно шиной синхроимпульсов и первой шиной управления дельта-кодека.

2. Дельта-кодек по п. 1, отличающийся тем, что в дельта-кодере первая входная информационная шина дельта-кодека соединена со вторым входом компаратора через последовательно соединенные дифференциальный усилитель, антиалайзинговый фильтр и второй ФНЧ, который выполнен на коммутируемых конденсаторах, и тактовый вход второго ФНЧ соединен с соответствующим выходом формирователя ТИ.

3. Дельта-кодек по любому из пп.1 и 2, отличающийся тем, что в дельта-декодере выход второй схемы управления ИШК соединен со второй выходной информационной шиной дельта-кодека через последовательно соединенные фильтр пятого порядка и третий ФНЧ, при этом фильтр пятого порядка выполнен на коммутируемых конденсаторах, и тактовый вход фильтра пятого порядка подсоединен к соответствующему выходу формирователя тактовых импульсов.

4. Дельта-кодек по любому из пп.1-3, отличающийся тем, что введено выходное устройство с тремя состояниями работы, соответственно включения, выключения и переключения, причем выход последовательного кода первой схемы управления ИШК соединен со входом выходного устройства, управляющий вход и выход которого являются соответственно пятой шиной управления и первой выходной информационной шиной дельта-кодека.

Описание изобретения к патенту

Изобретение относится к технике электрической связи и может найти применение, например, в цифровых телефонных аппаратах для качественного преобразования быстроизменяющихся аналоговых сигналов в цифровую форму.

Наиболее близким к заявляемому решению по технической сущности и достигаемому техническому результату является дельта-кодек по авт. св. СССР N 1725398, опубл. 07.04.92, М. Кл.⁵ H 03 М 3/02, содержащий дельта-кодер и дельта-декодер, причем дельта-кодер содержит компаратор, выход которого соединен с первым входом первой схемы управления изменением шага квантования (УИШК), в которой по первому входу включен первый регистр сдвига, а по выходу - первый цифроаналоговый преобразователь (ЦАП), к первому входу которого подсоединен первый цифровой интегратор, выход первой схемы УИШК подсоединен к первому входу компаратора, второй вход которого связан с первой входной информационной шиной, а с первой выходной информационной шиной соединен выход последовательного кода первого регистра сдвига, который также соединен с вторым входом первого ЦАП, дельта-декодер содержит вторую схему УИШК, в которой по первому входу включен второй регистр сдвига, а по выходу - второй ЦАП, к первому входу которого подсоединен второй цифровой интегратор, выход второй схемы УИШК подсоединен к второй выходной информационной шине, а к второй входной информационной шине подсоединен первый вход второй схемы УИШК, при этом выход последовательного кода второго регистра сдвига соединен с вторым входом второго ЦАП.

В данном дельта-кодеке первая схема управления изменением шага квантования состоит из первого регистра сдвига, первой логической схемы, первого цифрового интегратора, первого ЦАП и соответственно вторая схема УИШК состоит из второго регистра сдвига, второй логической схемы, второго цифрового интегратора, второго ЦАП, для формирования тактовых импульсов используется опорный генератор, а в схемах дельта-кодера и дельта-декодера цифровые интеграторы выполнены с использованием реверсивного счетчика, дешифраторов шага квантования, мультиплексоров. А в аналоговых интеграторах ЦАП используются резистивные матрицы.

Основными недостатками данного дельта-кодека являются как невозможность обеспечения изменения скорости передачи информации в дельта-кодеке из-за использования опорного генератора тактовых импульсов, так и использование труднореализуемых на одном кристалле элементов функциональных узлов схемы кодека в виде резистивной матрицы в цифроаналоговых преобразователях кодера и декодера. А это все не позволяет расширить диапазоны изменения скоростей работы кодера и обеспечить миниатюризацию выполнения всей схемы кодека.

В основу изобретения положена задача создания эффективного дельта-кодека путем обеспечения как изменения, при необходимости, скорости передачи информации в кодеке, так и выполнения всей его схемы на одном кристалле, что позволит одновременно как расширить диапазон изменения скоростей работы кодека, так и обеспечить миниатюризацию выполнения всей его схемы.

Поставленная задача решается тем, что в дельта-кодеке, содержащем дельта-кодер и дельта-декодер, причем дельта-кодер содержит компаратор, выход которого соединен с первым входом первой схемы управления изменением шага квантования (УИШК), в которой по первому входу включен первый регистр сдвига, а по выходу - первый цифроаналоговый преобразователь (ЦАП), к первому входу которого подсоединен первый цифровой интегратор, выход первой схемы УИШК подсоединен к первому входу компаратора, второй вход которого связан с первой входной информационной шиной, а с первой выходной информационной шиной соединен выход последовательного кода первого регистра сдвига, который также соединен с вторым входом первого ЦАП, дельта-декодер содержит вторую схему УИШК, в которой по первому входу включен второй регистр сдвига, а по выходу - второй ЦАП, к первому входу которого подсоединен второй цифровой интегратор, выход второй схемы УИШК подсоединен к второй выходной информационной шине, а к второй входной информационной шине подсоединен первый вход второй схемы УИШК, при этом выход последовательного кода второго регистра сдвига соединен с вторым входом второго ЦАП. При этом аналоговые интеграторы первого и второго ЦАП соответственно дельта-кодера и дельта-декодера выполнены на коммутируемых конденсаторах и введен блок фазовой автоподстройки частоты (ФАПЧ), выход которого соответственно через формирователь тактовых импульсов соединен с соответствующими тактовыми входами первого и второго ЦАП, при этом выход синхроимпульсов ФАПЧ соединен с соответствующими входами первого и второго регистров сдвига, первого и второго ЦИ, а первый и второй входы ФАПЧ являются соответственно шиной синхроимпульсов и первой шиной управления дельта-кодека. При этом схема блока ФАПЧ содержит генератор, управляемый напряжением (ГУН), выход которого является выходом ФАПЧ и соединен через делитель с выходом синхроимпульсов ФАПЧ и первым входом фазового компаратора, второй вход которого через первое устройство сдвига уровней входных цифровых сигналов (СУВЦС) соединен с шиной синхроимпульсов дельта-кодека, при этом выход фазового компаратора через первый фильтр нижних частот (ФНЧ) соединен с входом ГУН, а второй вход делителя соединен через второе устройство СУВЦС с первой шиной управления дельта-кодека. Также дельта-кодек содержит третье устройство СУВЦС, вход которого соединен с второй шиной управления дельта-кодека, а выход соединен через первый управляющий вход первой схемы УИШК с соответствующими управляющими входами первого регистра сдвига, первого и второго ЦИ, четвертое устройство СУВЦС, вход которого соединен с третьей шиной управления дельта-кодека, а выход соединен с вторым управляющим входом первой схемы УИШК. Первый вход второй схемы УИШК соединен с второй входной информационной шиной через пятое устройство СУВЦС. Содержит шестое устройство СУВЦС, вход которого соединен с четвертой шиной управления дельта-кодека, а выход соединен через третьи входы управления соответственно первой и второй схем УИШК с соответствующими входами управления первого и второго цифровых интеграторов. Кроме того, в дельта-кодере первая входная информационная шина связана с вторым входом компаратора через последовательно соединенные дифференциальный усилитель, антиалайзинговый фильтр и второй ФНЧ, который выполнен на коммутируемых конденсаторах и тактовый вход которого подсоединен к соответствующему выходу формирователя тактовых импульсов. А в дельта-декодере выход второй схемы УИШК связан с второй выходной информационной шиной через последовательно соединенные фильтр пятого порядка и третий ФНЧ, при этом фильтр пятого порядка выполнен на коммутируемых конденсаторах и тактовый вход которого подсоединен к соответствующему выходу формирователя тактовых импульсов. Между выходом первой схемы УИШК кодера и первой выходной информационной шиной включено выходное устройство с тремя состояниями работы, соответственно включения, выключения и переключения, причем вход управления выходного устройства является пятой шиной управления дельта-кодека.

Выполнение аналоговых интеграторов первого и второго цифроаналоговых преобразователей дельта-кодера и дельта-декодера на коммутируемых конденсаторах с введением ФАПЧ, при котором выходы ФАПЧ подсоединены к управляющим входам первого и второго ЦАП, позволяет обеспечить выполнение всей схемы кодека на одном кристалле, т.к. исключаются элементы в виде резистивных матриц в ЦАП кодера и декодера, которые трудно реализуются при этом, тем самым обеспечивается миниатюризация выполнения всей схемы дельта-кодека. При этом одновременно обеспечивается при необходимости изменение скорости передачи информации в кодеке, при котором за счет фазовой автоподстройки частоты качество работы кодека не снижается и тем самым обеспечивается расширение диапазона изменения скорости работы кодека при сохранении его качественных показателей работы.

Выполнение схемы ФАПЧ с делителем частоты следования импульсов, подаваемых на фазовый компаратор и на первый и второй регистры сдвигов, первый и второй цифровые интеграторы позволяет обеспечить изменение скорости передачи информации в кодеке.

Использование первого и второго устройств сдвига уровней входных цифровых сигналов в ФАПЧ позволяет снизить уровень коммутационных помех за счет переноса приходящих импульсов с низкого уровня на более высокий, где выше соотношение сигнал/шум.

Использование третьего устройства сдвига уровней входных цифровых сигналов, соединенного с первым регистром сдвига и первым и вторым цифровыми интеграторами первой и второй схем УИШК, позволяет обеспечить также снижение уровня коммутационных помех.

Использование четвертого устройства сдвига уровней входных цифровых сигналов, подсоединенного к первой логической схеме через второй управляющий вход первой схемы УИШК, позволяет обеспечить также снижение уровня коммутационных помех.

Использование пятого устройства сдвига уровней входных цифровых сигналов, подсоединенного к второму регистру сдвига через первый вход второй схемы УИШК, позволяет обеспечить также снижение уровня коммутационных помех.

Использование шестого устройства сдвига уровней входных цифровых сигналов, подсоединенного к соответствующим входам управления первого и второго цифровых интеграторов соответственно первой и второй схем УИШК, позволяет обеспечить также снижение уровня коммутационных помех.

Выполнение входных фильтров дельта-кодера на коммутируемых конденсаторах с подсоединением их управления через формирователь тактовых импульсов к ФАПЧ позволяет обеспечить их миниатюризацию с сохранением необходимого качества их работы при изменении скорости передачи информации.

Выполнение выходных фильтров дельта-кодера на коммутируемых конденсаторах с подсоединением их управления через формирователь тактовых импульсов к ФАПЧ позволяет обеспечить их миниатюризацию с сохранением необходимого качества их работы при изменении скорости передачи информации.

Использование в дельта-кодеке выходного устройства с тремя состояниями работы позволяет дополнительно обеспечить как включение/выключение выхода кодера, так и переключение его выхода.

Изложенное выше подтверждает наличие причинно-следственных связей между совокупностью существенных признаков заявляемого изобретения и достигаемым техническим результатом.

Данная совокупность существенных признаков позволяет по сравнению с прототипом обеспечить выполнение всей схемы кодека на одном кристалле с одновременным обеспечением при необходимости изменения скорости передачи информации в кодеке, что в свою очередь позволяет миниатюризировать схему дельта-кодека и расширить диапазоны изменения скорости работы кодека при сохранении качественных его показателей работы.

По мнению авторов заявляемое техническое решение соответствует критериям изобретения "новизна" и "изобретательский уровень", т.к. совокупность существенных признаков, характеризующих заявляемый дельта-кодек, является новой и не следует явным образом из известного уровня техники.

Заявляемое изобретение поясняется чертежом, на котором приведена структурная схема дельта-кодека.

Предпочтительный вариант дельта-кодека в соответствии с чертежом содержит дельта-кодер 1 и дельта-декодер 2, причем дельта-кодер 1 содержит последовательно соединенные своими выходами/входами дифференциальный усилитель 3, антиалайзинговый фильтр 4, второй фильтр 5 низкой частоты (ФНЧ), выполненный на коммутируемых конденсаторах, компаратор 6, первый регистр 7 сдвига, первую логическую схему 8, первый цифровой интегратор 9 (ЦИ), первый цифроаналоговый преобразователь 10 (ЦАП) выполнен на коммутируемых конденсаторах, выходное устройство 11, а дельта-декодер 2 содержит последовательно соединенные своими первыми информационными выходами/входами второй регистр 12 сдвига, вторую логическую схему 13, второй ЦИ - 14, второй ЦАП - 15 выполнен на коммутируемых конденсаторах, фильтр 16 пятого порядка, выполненный на коммутируемых конденсаторах, третий ФНЧ-17, блок 18 фазовой автоподстройки частоты (ФАПЧ), состоящий из генератора 19 управляемого напряжением (ГУН), делителя 20 частоты на два или четыре, фазового компаратора 21, первого ФНЧ-22, при этом, выход ГУН-19 является выходом блока 18 и соединен через делитель 20 с выходом синхроимпульсов блока 18 и первым входом фазового компаратора 21, второй вход которого через первое устройство 23 сдвига уровней входных цифровых сигналов (СУВЦС) соединен с входной шиной 24 синхроимпульсов, а выход фазового компаратора 21 через первый ФНЧ-22 соединен с входом ГУН-19, а второй вход, являющийся входом управления блока 18, делителя 20, соединен через второе устройство СУВЦС-25 с первой шиной 26 управления дельта-кодека.

В дельта-кодере 1 дифференциальный усилитель 3, антиалайзинговый фильтр 4 и второй ФНЧ-5 являются схемой входных фильтров, а в дельта-декодере 2 фильтр 16 пятого порядка, третий ФНЧ-17 являются схемой выходных фильтров, при этом первая входная информационная шина 27 соединена с входом дифференциального усилителя 3, первый ЦАП 10 выходом подсоединен к первому входу компаратора 6, второй вход которого соединен с выходом второго ФНЧ-5, а соответствующие выходы параллельного кода первого регистра 7 сдвига соединены с соответствующими входами первой логической схемы 8, выход последовательного кода первого регистра 7 соединен с вторым информационным входом первого ЦАП-10 и через выходное устройство 11 с первой выходной информационной шиной 28, вход управления выходного устройства 11 соединен с пятой шиной 29 управления дельта-кодека, причем третья шина 30 управления дельта-кодека соединена через четвертое устройство 31 СУВЦС с управляющим входом первой логической схемы 8. Вторая входная информационная шина 32 соединена через пятое устройство 33 СУВЦС с информационным входом второго регистра 12 сдвига, при этом соответствующие выходы параллельного кода второго регистра 12 соединены с соответствующими входами второй логической схемы 13, выход последовательного кода второго регистра 12 соединен с вторым информационным входом второго ЦАП-15, а выход третьего ФНЧ-17 соединен с второй выходной информационной шиной 34. Вторая шина 35 управления дельта-кодеком через третье устройство СУВЦС-36 соединена с соответствующими управляющими входами первого регистра 7, первого и второго ЦИ-9 и 14, четвертая шина 37 через шестое устройство СУВЦС-38 соединена с соответствующими входами управления первого и второго цифровых интеграторов. Выход синхроимпульсов ФАПЧ соединен с соответствующими входами синхроимпульсов первого и второго регистров 7 и 12 сдвига, первого и второго цифровых интеграторов 9 и 14. Выход ФАПЧ по выходу ГУН-19 через соответствующие выходы формирователя 39 соединен с соответствующими тактовыми входами первого ЦАП-10, второго ФНЧ-5 и второго ЦАП-15, фильтра 16 пятого порядка.

При этом первая схема 40 управления изменением шага квантования (УИШК) состоит из первого регистра 7 сдвига, первой логической схемы 8, первого цифрового интегратора 9, первого ЦАП - 10 и соответственно вторая схема 41 УИШК состоит из второго регистра 12 сдвига, второй логической схемы 13, второго цифрового интегратора 14, второго ЦАП - 15.

Логические схемы 8, 13 выполнены в виде первой и второй схем "И", выходы которых соединены с соответствующими входами схемы "ИЛИ", при этом первая схема "И" имеет четыре прямых входа, а вторая схема "И" имеет четыре инверсных входа, которые соединены с соответствующими выходами параллельного кода регистров 7 или 12 сдвига, а выход схемы "ИЛИ" соответствующих логических схем 8, 13 соединен с соответствующим входом ЦИ 9 или 14. При этом на выходе схемы "ИЛИ" уровень логической единицы появляется всякий раз, когда во входной импульсной последовательности, на входах логических схем 8, 13 подряд следуют хотя бы четыре одинаковых символа (0000 или 1111). И логические схемы 8, 13 являются логическими схемами выделения одинаковых символов (ВОС).

В другом варианте выполнения логических схем 8, 13 первая и вторая схемы "И" могут иметь отличное от четырех количество прямых и соответствующее количество инверсных входов. При этом соответственно изменяется количество выходов параллельного кода регистров 7 или 12 сдвигов.

Один из вариантов выполнения логических схем 8 и 13 и их подсоединение в дельта-кодеке описан в авт. св. СССР N 1725398, опубл. 07.04.92, М. Кл.⁵ H 03 М 3/02 "Дельта-кодек".

Выходное устройство 11 выполнено в виде логического повторителя (буферного усилителя) с входом управления, который обеспечивает работу выходного устройства 11 с тремя состояниями: включения, когда на выходе присутствует сигнал логической "1", выключения - на выходе присутствует сигнал логического "0", переключения - на выходе имеет место высокоомное состояние (т.е. разомкнутое состояние при выходном сопротивлении более 10 МОм) и может быть выполнено на микросхеме К561ЛН1 (см. стр. 207, В.И. Шило, Популярные цифровые микросхемы, Челябинск, "Металлургия", Челябинское отделение, 1988). Третье состояние обеспечивает возможность переключения при параллельной работе дельта-кодеков.

Устройства 23, 25, 31, 33, 36, 38 сдвига уровней входных цифровых сигналов выполнены в виде преобразователей уровней логических сигналов (буферных усилителей), например, с использованием микросхемы К564ПУ6 (см. стр. 218, В.И. Шило, Популярные цифровые микросхемы, Челябинск, "Металлургия", Челябинское отделение, 1988). Эти преобразователи содержат несколько каналов сдвига логических уровней от низкого напряжения к высокому со своим входом управления. Такой сдвиг обеспечивает нормализованные уровни логических сигналов на выходах СУВЦС.

Дельта-кодек работает следующим образом.

Сигнал с микрофона (не показан) по первой входной информационной шине 27 поступает на вход дифференциального усилителя 3, который одновременно усиливает и формирует полосу передаваемого сигнала от 0,3 до 3,4 кГц, проходит антиалайзинговый фильтр 4 с частотой среза 10 кГц, который противодействует наложению спектров, исключая ложные низкочастотные составляющие, и далее сигнал поступает на второй ФНЧ-5, выполненный на коммутируемых конденсаторах, емкость которых коммутируется с частотой 128 кГц, обеспечивая необходимую характеристику фильтра 5, с выхода которого аналоговый сигнал поступает на второй вход компаратора 6, на первый вход которого подается восстановленное значение сигнала в предыдущий момент времени с выхода ЦАП-10. В результате сравнения компаратором 6 этих двух сигналов на его выходе формируется сигнал ошибки, который подается на информационный вход первого регистра 7, при этом в схеме, состоящей из первого регистра 7 сдвига, первой логической схемы 8, первого цифрового интегратора 9, первого ЦАП-10, происходит управление изменением шага квантования.

При этом логическая схема 8 вырабатывает сигнал приращения шага квантования при наличии трех или четырех (в зависимости от заданного закона компандирования) логических "1" или логических "0" на выходах параллельного кода регистра 7 сдвига и наоборот, при чередовании логических "1" и логических "0" создаются условия для уменьшения шага квантования и соответственно более качественной передачи сигналов малого уровня. В первом случае на вход цифрового интегратора 9 поступает логический "0", а в последнем - логическая "1".

При положительном значении сигнала ошибки в этой схеме на выходе ЦАП-10 формируется импульс положительной полярности, в противном случае импульс отрицательной полярности.

Величина шага квантования определяется амплитудой выходных импульсов ЦАП-10, в котором матрица аналогового интегратора выполнена на коммутируемых конденсаторах, емкость которых коммутируется с частотой 128 кГц для восстановления аналогового сигнала из пришедшего на нее сигнала в цифровой форме. Аналогичным образом работает и схема дельта-декодера 2 при поступлении с шины 32 информационного сигнала в цифровой форме на вход второго регистра 12 сдвига с управлением изменения шага квантования при прохождении сигналом второй логической схемы 13, ЦИ-14, ЦАП-15, на выходе которого сигнал проходит фильтр 16 пятого порядка, выполненный на коммутируемых конденсаторах, емкость которых коммутируется с частотой 128 кГц, обеспечивая необходимую характеристику фильтра, далее сигнал проходит третий ФНЧ-17 и поступает на вторую выходную шину 34 информации.

А с выхода последовательного кода регистра 7 сигнал в цифровой форме через выходное устройство 11 поступает на первую выходную шину 28 информации. При этом схема ФАПЧ обеспечивает фазовую синхронизацию управления коммутируемых конденсаторов во втором ФНЧ-5, фильтре 16 пятого порядка и аналоговых интеграторах ЦАП-10 и ЦАП-15 на частоте 128 кГц, на входы которых сигнал управления поступает с выхода ФАПЧ через формирователь 39 тактовых импульсов. Фаза частоты 128 кГц синхронизируется ФАПЧ с фазой стабильной частоты 32 кГц синхросигнала, который поступает на вход фазового компаратора 21 ФАПЧ с входной шины 24 синхроимпульсов.

Соответствие заявляемого технического решения критерию изобретения "промышленная применимость" подтверждается указанным примером выполнения дельта-кодека.