устройство ввода двоичной информации в эвм

Формула изобретения

Устройство ввода двоичной информации в ЭВМ, содержащее дискретную n-разрядную линию задержки с тактовым входом, информационным входом, выходом младшего разряда и выходом старшего разряда, триггер с установочным и сбросовым входами и выходом, логическую схему И-НЕ, логическую схему ИЛИ, генератор тактовых импульсов, выход которого соединен с тактовым входом указанной линии задержки, отличающееся тем, что указанная линия задержки имеет дополнительно n-2 промежуточных выходов, указанные логические схемы И-НЕ и ИЛИ имеют n входов каждая, генератор тактовых импульсов является программно-управляемым и имеет вход управления, причем информационный вход линии задержки является входом устройства ввода двоичной информации, выход триггера является выходом устройства ввода двоичной информации, каждый из n выходов указанной линии задержки соединен с соответствующими входами указанных логических схем И-НЕ и ИЛИ, выход логической схемы ИЛИ соединен с установочным входом триггера, выход логической схемы И-НЕ соединен со сбросовым входом триггера, вход управления генератором тактовых импульсов соединен с ЭВМ.

Описание изобретения к патенту

Предлагаемое изобретение относится к цифровым устройствам для ввода двоичной информации в ЭВМ, а более конкретно к устройствам для подавления помех при вводе двоичной информации в ЭВМ.

Импульсные сигналы в процессе прохождения по линиям связи изменяются: они "размазываются", на их фронтах возникает "дребезг", т. е. ложные высокочастотные помехи, которые обусловлены работой датчиков, ограниченной полосой пропускания линии связи и отражениями сигнала из-за недостаточной согласованности линии связи с входным сопротивлением нагрузки. Помехи возникают также и во время прохождения плоской части импульса, что обуславливает "дробление" импульса, т. е. появление ложного импульса. С этими негативными явлениями можно бороться с помощью выравнивающей аппаратуры или корректирующей схемы, описанной, например, в патенте США N 3992616 "Приемная выравнивающая аппаратура". Сигнал с входа поступает на линию задержки, которая по всей длине имеет ряд ответвлений. В каждом ответвлении с помощью настраиваемого аттенюатора производится задержка сигнала по времени, но без изменения его формы. Затем сигналы с выходов аттенюаторов суммируются и результирующая сумма сравнивается с идеальным по форме, синхронизированным во времени импульсом. Разность между суммированным сигналом и идеальным импульсом является сигналом ошибки. Этот сигнал ошибки взвешивается и поступает на схему управления, которая является настраиваемым аттенюатором. Схема управление действует таким образом, чтобы минимизировать взвешенный сигнал ошибки. Выравнивающая аппаратура старается минимизировать вклад в сигнал ошибки, обусловленный каждым из сигналов, появляющихся на различных ответвлениях линии задержки. По критерию среднеквадратичной ошибки меры таких вкладов взаимно коррелированны. Схема управления определяет полярности и амплитуды перекрестной корреляции между различными ответвленными сигналами и сигналом ошибки и использует эту информацию для изменения весов ответвлений, запомненных в регистрах весов ответвлений. По окончании периода настройки схема управления отключается от выхода суммирующей схемы и выравнивающая аппаратура готова к приему сигналов. Поскольку результат работы каждого из аттенюаторов ответвлений непрерывно минимизируется, систематический вклад значений весов каждого ответвления становится очень мал, это приводит к необходимости увеличения числа ответвлений, что делает аппаратуру выравнивания, предложенную в данном патенте, чрезвычайно сложной и дорогой.

Другое решение поставленной задачи предложено в патенте США N 4070631 "Схема для бланкирования (глушения) цифровых шумов". Это устройство вырабатывает один выходной импульс в ответ на приход целого кластера индуцированных шумами импульсов, сопровождающих информационный импульс. Схема содержит цифровой счетчик, который работает в течение заранее установленного периода времени, большего, чем период, во время которого может придти искаженный шумами информационный импульс. Недостатком этого устройства является необходимость заранее знать момент прихода импульса, т. е. оно не работает с импульсами, приходящими асинхронно.

Таким образом, целью настоящего изобретения является создание устройства ввода двоичной информации в ЭВМ повышенной надежности. При этом решается техническая задача создания устройства, отсекающего цифровые шумы от информационных импульсов, причем поступление импульсов может быть как синхронным, так и асинхронным.

Сущность предлагаемого устройства заключается в том, что оно содержит дискретную n-разрядную линию задержки с тактовым входом, информационным входом, выходом младшего разряда и выходом старшего разряда, триггер с установочным и сбросовым входами и выходом, логическую схему И-НЕ, логическую схему ИЛИ, генератор тактовых импульсов, выход которого соединен с тактовым входом указанной линии задержки (далее следуют отличительные признаки изобретения), причем указанная линия задержки имеет дополнительно n - 2 промежуточных выходов, указанные логические схемы И-НЕ и ИЛИ имеют n входов каждая, генератор тактовых импульсов является программно-управляемым и имеет вход управления, причем информационный вход линии задержки является входом устройства ввода двоичной информации, выход триггера является выходом устройства ввода двоичной информации, выход младшего разряда, выход старшего разряда и n - 2 промежуточных выходов указанной линии задержки соединены с соответствующими входами указанных логических схем И-НЕ и ИЛИ, выход логической схемы ИЛИ соединен с установочным входом триггера, выход логической схемы И-НЕ соединен со сбросовым входом триггера, вход управления генератором тактовых импульсов соединен с ЭВМ.

На фиг. 1 показана блок-схема устройства ввода двоичной информации в ЭВМ. На фиг. 2 показана временная диаграмма приема и прохождения по схеме информационного импульса и помехи.

Принятые обозначения:

1 - дискретная n - разрядная линия задержки;

2 - триггер;

3 - логическая схема И-НЕ;

4 - логическая схема ИЛИ;

5 - генератор тактовых импульсов;

6 - выход младшего разряда линии задержки;

7 - выход старшего разряда линии задержки;

8 - выходы n-2 промежуточных разрядов линии задержки;

9 - информационный вход линии задержки;

10 - тактовый вход линии задержки;

11 - n входов логической схемы И-НЕ;

12 - n входов логической схемы ИЛИ;

13 - выход логической схемы И-НЕ;

14 - выход логической схемы ИЛИ;

15 - установочный вход триггера;

16 - сбросовый вход триггера;

17 - выход триггера;

18 - вход управления генератора тактовых импульсов.

Описание устройства

На фиг. 1 показана дискретная n-разрядная линия задержки 1, которая может быть выполнена, например, на базе последовательно соединенных двоичных триггеров RS-типа. Каждый из разрядов (первый 6, промежуточные 8 и последний 9) имеет выход, соединенный с соответствующим входом (11 и 12) n-входовой логической схемы И-НЕ 3 и n-входовой логической схемы ИЛИ 4. Выход 13 логической схемы И-НЕ 3 соединен с установочным входом 15 триггера 2 типа RS, для которого активным значением переключающего входного сигнала является низкий уровень напряжения (см. , например, описания широко распространенных микросхем 1533ТМ2 или 1531ТМ2, или SN74ALS74, или SN74HCT74 или им подобных).

Выход 14 логической схемы ИЛИ 4 соединен со сбросовым входом 16 триггера 2. Тактовый вход 10 линии задержки 1 соединен с выходом генератора тактовых импульсов 5. Вход 18 генератора тактовых импульсов 5 соединен с устройством изменения частоты тактовых импульсов в ЭВМ (на фиг. 1 не показано). Вход 9 линии задержки 1 является входом устройства ввода двоичной информации в ЭВМ. Выход 17 триггера 2 является выходом устройства ввода двоичной информации в ЭВМ.

Работа предлагаемого устройства

На вход 9 линии задержки 1 (фиг. 1) поступает информационный импульс, длительность которого F. Генератор тактовых импульсов 5 обеспечивает продвижение импульса по линии задержки 1. По мере прохождения информационного импульса по линии задержки 1 сначала на выходе ее младшего разряда 6, затем на промежуточных выходах 8, и наконец на выходе старшего разряда 7 устанавливается высокий уровень напряжения. Эти напряжения поступают параллельно на входы n-разрядных логических схем И-НЕ 3 и ИЛИ 4. Схема И-НЕ 3 закрыта, пока не установятся высокие уровни на всех ее n входах. Когда это произойдет, на ее выходе 13 появится низкое напряжение. Схема "ИЛИ" 4 во время прохождения информационного импульса по линии задержки 1 открыта и пропускает на свой выход 14 высокое напряжение, получаемое ею хотя бы по одному из ее входов. Низкое напряжение с выхода 13 схемы И-НЕ 3 попадает на установочный вход 15 триггера 2 и переводит его в состояние "1". На выходе 17 триггера 2 появляется высокий уровень напряжения. После того, как информационный импульс по мере поступления следующих тактовых импульсов по входу 10 начнет "освобождать" линию задержки 1, сначала на выходе ее младшего разряда 6, затем на промежуточных выходах 8, и наконец на выходе старшего разряда 7 устанавливается низкий уровень напряжения. При появлении низкого уровня хотя бы на одном из выходов линии задержки 1 схема И-НЕ 3 закрывается, на ее выходе устанавливается высокий уровень напряжения. Схема ИЛИ 4 поддерживает на своем выходе 14 высокий уровень напряжения, пока хотя бы на одном выходе линии задержки 1 сохраняется высокий уровень напряжения. Только после установки низкого уровня напряжения на всех выходах линии задержки 1 на выходе 14 схемы "ИЛИ" 4 появляется низкое напряжение, поступающее на вход сброса 16 триггера 2. На выходе 17 триггера 2 появляется низкий уровень напряжения. Работа устройства может быть проиллюстрирована временной диаграммой на фиг. 2. На "вход линии задержки" 9 поступает информационный импульс длиной F. Этот импульс имеет несколько коротких импульсов дребезга на переднем и заднем фронтах, а также короткий импульс помехи в середине. Линия задержки 1 имеет n разрядов (на фиг. 2 n = 4). На "выходе 6 линии задержки" (ее младшем разряде) появляются сначала импульсы дребезга, а затем начало информационного импульса. С этого момента на входе схемы ИЛИ появляется высокий потенциал, который проходит на "выход ИЛИ". Через такт "тактовых импульсов" высокий потенциал появляется на следующем за 6-ым "выходе 8 линии задержки", затем еще через такт - на следующем выходе линии задержки, и так до "выхода 7 линии задержки" (ее старшего разряда). Пока хотя бы на одном входе схемы ИЛИ имеется высокий потенциал, на "выходе ИЛИ" также удерживается высокий потенциал. Когда на всех выходах (6, 7 и 8) линии задержки 1 устанавливаются высокие потенциалы, они поступают на входы логической схемы И-НЕ и на "выходе И-НЕ" появляется низкий потенциал. Этот потенциал поступает на установочный вход S триггера 2 и на "выходе триггера" появляется высокий потенциал (начало формируемого импульса).

Как видно на фиг. 2, низкий потенциал на "выходе ИЛИ" устанавливается после того, как информационный импульс и следующие за ним импульсы дребезга сдвигаются до конца линии задержки, со всех выходов разрядов линии задержки на все входы логической схемы ИЛИ поступает низкий потенциал. Низкий потенциал с выхода логической схемы ИЛИ поступает на сбросовый вход R триггера 2. Потенциал на "выходе триггера" становится низким (конец формируемого импульса). Таким образом, на выходе триггера сформировался неискаженный дребезгом импульс, который затем поступает на вход ЭВМ.

Устройство изменения частоты тактовых импульсов ЭВМ позволяет выбрать тактовую частоту, обеспечивающую наиболее благоприятные условия работы устройства ввода.

Предложенная схема использована в системе сбора и обработки данных. Она выполнена на интегральных схемах широкого применения, к которым не предъявляется специальных требований, что обуславливает возможность ее практического применения.