статистический анализатор
Классы МПК: | G06F17/18 для обработки статистических данных |
Автор(ы): | Морозов А.Г. |
Патентообладатель(и): | Морозов Александр Григорьевич |
Приоритеты: |
подача заявки:
2000-09-01 публикация патента:
20.07.2003 |
Изобретение относится к области вычислительной техники и может быть использовано для анализа случайных процессов. Техническим результатом является расширение функциональных возможностей. Анализатор содержит оперативное запоминающее устройство, сумматор, три регистра, счетчик, аналого-цифровой преобразователь, триггер, три элемента 2И, два элемента 2ИЛИ, два элемента задержки и блок управления. 3 ил.
Рисунок 1, Рисунок 2, Рисунок 3
Формула изобретения
Статистический анализатор, содержащий оперативное запоминающее устройство, сумматор, три регистра, счетчик, аналого-цифровой преобразователь, триггер, три элемента 2И, два элемента 2ИЛИ, два элемента задержки и блок управления, при этом вход счетчика соединен с адресным входом оперативного запоминающего устройства, информационный вход которого соединен с выходом первого регистра, информационный вход которого соединен с выходом сумматора, первый вход которого соединен с информационным выходом оперативного запоминающего устройства, а второй вход сумматора служит входом задания единицы, выход переноса сумматора соединен с D-входом триггера, выход которого соединен с тактовым входом второго регистра, информационный вход которого объединен с адресным входом оперативного запоминающего устройства и подключен к информационному выходу аналого-цифрового преобразователя, выход готовности которого соединен с первым входом первого элемента 2ИЛИ, выход которого через первый и второй последовательно соединенные элементы задержки соединен с первым входом второго элемента 2ИЛИ, выход которого соединен с входом управления оперативного запоминающего устройства, тактовый вход первого регистра объединен с тактовым входом триггера и подключен к выходу первого элемента задержки, второй вход первого элемента 2ИЛИ соединен с выходом первого элемента 2И, первый вход которого объединен со счетным входом счетчика и подключен к выходу второго элемента 2И, первый вход которого объединен с первым входом третьего элемента 2И и служит тактовым входом анализатора, выход третьего элемента 2И соединен с тактовым входом аналого-цифрового преобразователя, информационный вход которого является информационным входом анализатора, входами запуска и обнуления которого служат соответствующие входы блока управления, первый выход которого соединен со вторым входом второго элемента 2И, второй выход блока управления соединен со вторым входом второго элемента 2ИЛИ, третий выход блока управления соединен со вторым входом третьего элемента 2И, четвертый выход блока управления соединен с управляющим входом счетчика, выход переполнения которого подключен к первому входу блока управления, пятый выход которого соединен со вторым входом первого элемента 2И, второй вход блока управления соединен с выходом триггера, обнуляющий вход которого объединен с обнуляющими входами счетчика и первого регистра и подключен к обнуляющему входу анализатора, информационным выходом которого является выход второго регистра.Описание изобретения к патенту
Изобретение относится к вычислительной технике и может быть использовано как вычислитель моды распределения и формирователь полигона (гистограммы) случайного процесса. В качестве наиболее близкого аналога предлагается статистический анализатор, содержащий два регистратора, два блока памяти, сумматор, два элемента задержки и генератор тактовых импульсов (RU, C1, 2015555, MПK G 06 F 17/18, 1994 г.). Технический результат, на достижение которого направлено изобретение, заключается в снижении требуемого объема оперативной памяти, поскольку отпадает необходимость хранить отсчеты исследуемой случайной величины. Кроме того, расширены функциональные возможности за счет вычисления моды. Указанный технический результат достигается тем, что статистический анализатор содержит оперативное запоминающее устройство, сумматор, три регистра, счетчик, аналого-цифровой преобразователь, триггер, три элемента 2И, два элемента 2ИЛИ, два элемента задержки и блок управления, при этом вход счетчика соединен с адресным входом оперативного запоминающего устройства, информационный вход которого соединен с выходом первого регистра, информационный вход которого соединен с выходом сумматора, первый вход которого соединен с информационным выходом блока памяти, а второй вход сумматора служит входом задания единицы, выход переноса сумматора соединен с D-входом триггера, выход которого соединен с тактовым входом второго регистра, информационный вход которого объединен с адресным входом блока памяти и подключен к информационному выходу аналого-цифрового преобразователя, выход готовности которого соединен с первым входом первого элемента 2ИЛИ, выход которого через первый и второй последовательно соединенные элементы задержки соединен с первым входом второго элемента 2ИЛИ, выход которого соединен с входом управления блока памяти, тактовый вход первого регистра объединен с тактовым входом триггера и подключен к выходу первого элемента задержки, второй вход первого элемента 2ИЛИ соединен с выходом первого элемента 2И, первый вход которого объединен со счетным входом счетчика и подключен к выходу второго элемента 2И, первый вход которого объединен с первым входом третьего элемента 2И и служит тактовым входом анализатора, выход третьего элемента 2И соединен с тактовым входом аналого-цифрового преобразователя, информационный вход которого является информационным входом анализатора, входами запуска и обнуления которого служат соответствующие входы блока управления, первый выход которого соединен со вторым входом второго элемента 2И, второй выход блока управления соединен со вторым входом второго элемента 2ИЛИ, третий выход блока управления соединен со вторым входом третьего элемента 2И, четвертый выход блока управления соединен с управляющим входом счетчика, выход переполнения которого подключен к первому входу блока управления, пятый выход которого соединен со вторым входом первого элемента 2И, второй вход блока управления соединен с выходом триггера, обнуляющий вход которого объединен с обнуляющими входами счетчика и первого регистра и подключен к обнуляющему входу анализатора, информационным выходом которого является выход второго регистра. Изобретение поясняется чертежами, где на фиг.1 изображена структурная схема статистического анализатора; на фиг.2 - структурная схема блока управления; на фиг.3 - временные диаграммы, иллюстрирующие работу статистического анализатора. Статистический анализатор содержит оперативное запоминающее устройство (ОЗУ) 1, аналогово-цифровой преобразователь (АЦП) 2, сумматор 3, счетчик 4, регистры 5 и 6, триггер 7, элементы 2И 8, 9 и 10, элементы 2ИЛИ 11 и 12, элементы задержки 13 и 14, блок управления (БУ) 15. Информационный вход DI ОЗУ 1 соединен с выходом регистра 5, информационный вход которого соединен с выходом сумматора 3, первый вход которого соединен с информационным выходом DO ОЗУ 1, а второй вход сумматора 3 служит входом задания единицы. Выход переноса сумматора 3 соединен с D-входом триггера 7, выход которого соединен с тактовым входом регистра 6, информационный вход которого объединен с адресным входом ОЗУ 1 и подключен к информационному выходу АЦП и разрядному выходу счетчика 4. Выход готовности АЦП 2 соединен с первым входом элемента 2ИЛИ 11, выход которого через элементы задержки 13 и 14 соединен с первым входом элемента 2ИЛИ 12, выход которого соединен с входом WR/RD ОЗУ 1. Тактовый вход регистра 5 объединен с тактовым входом триггера 7 и подключен к выходу элемента задержки 13. Второй вход элемента 2ИЛИ 11 соединен с выходом элемента 2И 10, первый вход которого объединен со счетным входом счетчика 4 и подключен к выходу элемента 2И 9, первый вход которого объединен с первым входом элемента 2И 8 и служит тактовым входом CLK статистического анализатора. Выход элемента 2И 8 соединен с тактовым входом АЦП 2, информационный вход которого является информационным входом X(t) анализатора, входами запуска STR и обнуления RST которого служат соответствующие входы БУ 15, первый выход которого соединен со вторым входом элемента 2И 9, второй выход БУ 15 соединен со вторым входом элемента 2ИЛИ 12, третий выход соединен со вторым входом элемента 2И 8, четвертый выход соединен с управляющим входом счетчика 4, выход переполнения которого подключен к первому входу БУ 15, пятый выход которого соединен со вторым входом элемента 2И 10. Второй вход БУ 15 соединен с выходом триггера 7, обнуляющий вход которого объединен с обнуляющими входами счетчика 4 и регистра 5 и подключен к обнуляющему входу RST анализатора, информационным выходом которого является выход регистра 6. Блок управления содержит одновибратор 16, триггеры 17 и 18, дискриминатор 19 задних фронтов, элементы 2ИЛИ 20 и 21, инвертор 22. Выход одновибратора 16 соединен с входами инвертора 22 и дискриминатора 19, выход которого соединен с установочным входом триггера 18, обнуляющий вход которого объединен с установочным входом триггера 17 и подключен к выходу элемента 2ИЛИ 20, выход триггера 17 соединен с первым входом элемента 2ИЛИ 21, второй вход которого соединен с выходом триггера 18. RST входом блока 15 служит первый вход элемента 2ИЛИ 20, второй вход которого является вторым входом блока 15, STR входом которого служит вход одновибратора 16, выход которого является третьим выходом блока 15, первым и вторым выходами которого служат выходы 2ИЛИ 21 и триггера 17 соответственно, четвертым выходом блока 15 служит выход инвертора 22, а пятым выходом - выход триггера 18. На временных диаграммах показаны импульсы на входе RST (фиг.3-а); импульс на входе STR (фиг.3-б); логические уровни на входе WR/RD ОЗУ 1 (фиг.3-в); импульс на первом входе БУ 15 (фиг.3-г); логические уровни на первом, втором, третьем, четвертом и пятом выходах БУ 15 (фиг.3-д, е, ж, з, и соответственно). Статистический анализатор путем формирования полигона значений исследуемого параметра вычисляет моды распределения - наивероятнейшее значение. При этом ширина дифференциального коридора






Класс G06F17/18 для обработки статистических данных