парафазный логический элемент каскадных устройств на кмдп транзисторах

Формула изобретения

Парафазный логический элемент каскадных устройств на КМДП транзисторах, содержащий тактовый транзистор n-типа, два инвертора, два транзистора р-типа и логический блок, содержащий прямые и инверсные ключевые цепи, которые состоят из последовательно соединенных транзисторов n-типа, затворы которых подключены к соответствующим входам элемента, на которые подаются парафазные сигналы входных переменных так, что только одна из ключевых цепей является замкнутой, прямые и инверсные ключевые цепи своим первым выводом подключены непосредственно к логическим входам соответственно первого и второго инверторов и дополнительно соединены с шиной питания соответственно через первый и второй транзисторы р-типа, а вторым выводом подключены к общему выводу логического блока, затворы транзисторов р-типа подключены к тактовой шине и затвору тактового транзистора n-типа, который включен между общим выводом логического блока и шиной земли, а каждый инвертор содержит последовательно соединенные транзисторы р- и n-типов, подключенные соответственно к шине питания и шине земли, причем затвор транзистора р-типа является логическим входом инвертора, а точка соединения тех же транзисторов является выходом инвертора и одним из выходов устройства, отличающийся тем, что затворы транзисторов n-типа первого и второго инверторов подключены к общему выводу логического блока.

Описание изобретения к патенту

Изобретение относится к области вычислительной техники и может быть использовано в МДП интегральных схемах при реализации арифметических и логических каскадных устройств.

Известен парафазный логический элемент на МДП транзисторах (патент РФ 2107387, Н 03 К 19/01, 26.12.1995). В нем используются парафазные входные и выходные сигналы, что расширяет функциональные возможности элемента, и триггер-фиксатор для запоминания результата. Недостаток элемента - возможность использования только в каскадных устройствах с двухтактным противофазным тактированием, что усложняет синхронизацию, увеличивает длительность цикла и снижает быстродействие.

Наиболее близким техническим решением к предлагаемому является парафазный логический элемент каскадного устройства на КМДП транзисторах (патент РФ 2132591, H 03 K 19/00, 24.04.1998, фиг.1). Это устройство, принятое за прототип, является логическим каскадом, функционирующим в составе каскадного устройства под общим однофазным тактированием с асинхронной последовательной передачей сигнала при наличии парафазных входных и выходных сигналов. Логический блок элемента реализован на ключевых цепях только из транзисторов n-типа, в связи с чем элемент содержит на выходах КМДП инверторы, обеспечивающие совместную работу каскадов. Недостаток этого устройства - ограниченное быстродействие, что обусловлено избыточными емкостными нагрузками в цепи формирования парафазного сигнала на входах инверторов. В рабочем такте входная нагрузка инвертора, т.е. емкости затворов транзисторов р- и n-типов, разряжается через последовательно соединенные транзисторы n-типа логического блока и тактовый транзистор, что ограничивает скорость переключения элемента и снижет быстродействие устройства.

Технической задачей, решаемой в изобретении, является повышение быстродействия устройства.

Поставленная цель достигается тем, что парафазный логический элемент каскадных устройств на КМДП транзисторах, содержащий тактовый транзистор n-типа, два инвертора, два транзистора p-типа и логический блок, содержащий прямые и инверсные ключевые цепи, которые состоят из последовательно соединенных транзисторов n-типа, затворы которых подключены к соответствующим входам элемента, на которые подаются парафазные сигналы входных переменных так, что только одна из ключевых цепей является замкнутой, прямые и инверсные ключевые цепи своим первым выводом подключены непосредственно к логическим входам соответственно первого и второго инверторов и дополнительно соединены с шиной питания соответственно через первый и второй транзисторы р-типа, а вторым выводом подключены к общему выводу логического блока, затворы транзистров р-типа подключены к тактовой шине и затвору тактового транзистора n-типа, который включен между общим выводом логического блока и шиной земли, а каждый инвертор содержит последовательно соединенные транзисторы р- и n-типов, подключенные соответственно к шине питания и шине земли, причем затвор транзистора р-типа является логическим входом инвертора, а точка соединения тех же транзисторов является выходом инвертора и одним из выходов устройства, а затворы транзисторов n-типа первого и второго инверторов подключены к общему выводу логического блока.

Существенными отличительными признаками в указанной совокупности признаков является разделение затворов транзисторов p- и n-типов инверторов и подключение затворов транзисторов n-типа инверторов к общему выходу логического блока, наличие в котором одной замкнутой и одной разомкнутой ключевых цепей обеспечивает управление указанными транзисторами с достижением положительного результата.

Наличие в предлагаемом устройстве перечисленных выше существенных признаков обеспечивает решение поставленной технической задачи - повышение быстродействия устройства. Действительно, выполнение инверторов с разделенными затворами транзисторов р- и n-типов и использование в качестве логического входа инвертора затвора только транзистора р-типа уменьшает входную емкостную нагрузку инвертора и соответствующую задержку формирования на его входе сигнала логического 0. Входные емкости затворов транзисторов n-типа разряжаются только через один тактовый транзистор n-типа, который для инверторов не является нагрузкой последующего каскада и поэтому обладает значительно меньшим сопротивлением, чем несколько последовательно соединенных транзисторов n-типа ключевых цепей логического блока. Дополнительный сверхсуммарный результат повышения быстродействия возникает на выходе инвертора за счет уменьшения величины и временного интервала протекания сквозных токов в инверторе в результате того, что в рабочем полутакте транзистор n-типа закрывается раньше, чем открывается транзистор р-типа. При этом парафазный логический элемент благодаря нулевым сигналам на выходах инверторов в исходном состоянии сохраняет однотактовый принцип функционирования каскадных устройств на его основе с асинхронным распространением сигнала.

На фиг. 1 приведена принципиальная схема заявляемого парафазного логического элемента в общем виде. На фиг.2 дана реализация логического блока на примере одноразрядного полусумматора каскадных арифметических устройств с ускоренным переносом.

Парафазный логический элемент каскадных устройств на КМДП транзисторах (фиг.1) содержит первый 1 и второй 2 транзисторы р-типа, тактовый транзистор 3 n-типа, первый 4 и второй 5 инверторы и логический блок 6, который содержит прямые 7, инверсные 8 ключевые цепи. Затворы транзисторов 1-2 р-типа и тактового транзистора 3 n-типа подключены к тактовой шине 9. Инверторы 4 и 5 содержат последовательно соединенные транзисторы р- и n-типов, подключенные соответственно к шине питания 10 и шине земли 11, причем затворы транзисторов р-типа являются логическими входами 12, 13 инверторов 4 и 5, а точки соединения транзисторов р- и n-типов являются выходами инверторов и соответственно первым 14 и вторым 15 выходами устройства.

Первые выводы 16 и 17 прямых 7 и инверсных 8 ключевых цепей подключены непосредственно к логическим входам 12 и 13 соответственно первого 4 и второго 5 инверторов и соединены дополнительно с шиной питания 10 соответственно через первый 1 и второй 2 транзисторы р-типа. Затворы транзисторов n-типа инверторов 4 и 5 и вторые выводы ключевых цепей 7 и 8 подключены к общему выводу 18 логического блока 6. Тактовый транзистор 3 n-типа включен между общим выводом 18 логического блока 6 и шиной земли 11.

Ключевые цепи 7-8 состоят из последовательно включенных транзисторов n-типа, затворы которых подключены к входам 19-22 элемента, на которые подаются парафазные сигналы входных переменных, при которых только одна ключевая цепь является замкнутой.

Логический блок 6 (фиг.2) одноразрядного полусумматора выполнен на шести 23-28 транзисторах n-типа. Прямые ключевые цепи 7 состоят из первого 23, второго 24 транзисторов и соответственно третьего 25, четвертого 26 транзисторов, инверсные ключевые цепи 8 содержат пятый 27, четвертый 26 и соответственно шестой 28, второй 24 транзисторы. Причем истоки второго 24 и четвертого 26 транзисторов являются общим выводом 18 логического блока 6.

На первый 19 и второй 20 входы, которые подключены к затворам первого 23, пятого 27 и соответственно третьего 25, шестого 28 транзисторов, подаются парафазные сигналы, соответствующие прямому и логически дополняющему значениям первой переменной. На третий 21 и четвертый 22 входы, которые подключены к затворам второго 24 и соответственно четвертого 26 транзисторов, подаются парафазные сигналы, соответствующие прямому и логически дополняющему значениям второй переменной. Двоичному значению логической 1 соответствует высокий уровень напряжения шины питания, а значению логического 0 низкий уровень напряжения шины земли. Открытому или замкнутому состоянию транзистора n-типа соответствует сигнал логической 1, поданный на затвор транзистора.

Устройство работает следующим образом. В исходном состоянии на первом полутакте, при нулевом сигнале на тактовой шине 9 тактовый транзистор 3 n-типа закрыт, а транзисторы р-типа 1 и 2 открыты. От шины питания 10 через указанные транзисторы р-типа происходит процесс предзаряда узловых емкостей 29, связанных с логическими входами 12 и 13 первого 4 и второго 5 инверторов до уровня логической 1, равного напряжению питания, в результате чего транзисторы р-типа указанных инверторов находятся в закрытом состоянии. На первом полутакте на входах 19-22 элемента устанавливаются соответствующие парафазные сигналы, благодаря которым одна из ключевых цепей, например инверсная ключевая цепь, состоящая из пятого 27 и четвертого 26 транзисторах n-типа, оказывается замкнутой. В этом случае логическое значение первой переменной равно 1 (на входе 19 - сигнал логической 1, а на входе 20 - соответственно логического 0), а значение второй переменной равно 0 (на входе 21 - сигнал логического 0, а на входе 22 - сигнал логической 1). Поскольку одна из ключевых цепей замкнута, узловая емкость 30 общего вывода 18 логического блока 6, связанная в том числе с затворами транзисторов n-типа инверторов 4 и 5, также заряжается до уровня напряжения питания минус пороговое напряжение транзистора n-типа, что достаточно для того, чтобы транзисторы n-типа инверторов 4 и 5 были надежно открыты. Узловая емкость 31, связанная с нагрузкой устройства, при этом разряжается и на выходах 14 и 15 устройства устанавливаются сигналы логического 0, соответствующие исходному состоянию данного логического элемента, работающего в составе каскадного устройства. Таким образом, на первом полутакте установка устройства в исходное состояние обеспечивается благодаря парафазности входных сигналов, свойствам ключевых цепей, из которых одна всегда находится в замкнутом состоянии, и новым связям второго вывода ключевых цепей и соответственно общего вывода 18 логического блока 6 с затворами транзисторов n-типа инверторов 4 и 5.

На втором полутакте после подачи положительного сигнала на тактовую шину 9 тактовый транзистор 3 n-типа открывается, а транзисторы р-типа 1 и 2 закрываются. При этом прежде всего узловая емкость 30 быстро разряжается через тактовый транзистор 3 с низким сопротивлением, поскольку данный транзистор не связан с логическими входами устройства и поэтому может иметь достаточно большую ширину канала. Пониженный по сравнению с напряжением питания уровень напряжения в этом узле способствует минимизации времени этого процесса. Транзисторы n-типа инверторов 4 и 5 закрываются, подготавливая инверторы к включению транзисторов р-типа.

Поскольку инверсная ключевая цепь. состоящая из пятого 27 и четвертого 26 транзисторов n-типа замкнута, узловая емкость 29 также разряжается до низкого уровня напряжения через эти транзисторы и тактовый транзистор 3 n-типа. Величина этой емкости на 30-50% меньше, чем входная емкость статического инвертора. Поэтому при равных условиях процесс разряда идет быстрее, чем в известном устройстве. Одновременно с разрядом узловой емкости 29 открывается транзистор р-типа второго инвертора 5, затвор которого является его логическим входом 13, связанным, как в данном случае, с первым выводом 17 инверсных ключевых цепей 8. Емкость нагрузки 31 заряжается при этом до уровня логической 1. Причем за счет того, что транзистор n-типа инвертора 5 предварительно закрыт, процесс формирования логической 1 происходит быстрее, чем в обычном инверторе, когда в течение большей части переходного процесса оба транзистора инвертора частично открыты и соответствующий сквозной ток не участвует в процессе заряда емкостной нагрузки.

Логическая 1 на выходе 15 устройства свидетельствует о том, что сумма двух одноразрядных чисел 1 и 0 равна 1. При сложении двух 1 (на входы 19 и 21 элемента поданы сигналы логической 1) открыты первый 23 и второй 24 транзисторы n-типа прямых ключевых цепей 7 логического блока 6 и сигнал логического 0 формируется на логическом входе 12 первого инвертора 4 и соответственно формируется 1 на выходе 14 устройства. Аналогично работает устройство при других значениях входных переменных, подаваемых на входы 19-22 элемента.

Каждая цепь реализует единичное множество состояний входных переменных (состояние замкнутости цепи), которые не должны логически пересекаться, т.е. при любом наборе входных переменных замкнутой может быть только одна из ключевых цепей. Ключевые цепи строятся из последовательно соединенных транзисторов по таблицам истинности соответствующих функций.