мультиконтроллер распределенной памяти
| Классы МПК: | G06F9/50 Распределение ресурсов, например центрального процессора (ЦП) G06F12/00 Выборка, адресация или распределение данных в системах или архитектурах памяти |
| Автор(ы): | Каляев А.В., Левин И.И., Виневская Л.И., Дмитренко Н.Н. |
| Патентообладатель(и): | Научно-исследовательский институт многопроцессорных вычислительных систем при Таганрогском государственном радиотехническом университете |
| Приоритеты: |
подача заявки:
2001-08-08 публикация патента:
20.08.2003 |
Изобретение относится к области вычислительной техники и может найти применение в конвейерных потоковых машинах и многопроцессорных вычислительных системах. Технический результат - расширение функциональных возможностей за счет более сложной процедуры изменения адресов каналов, возможность для модификации начальных адресов доступа и адресных приращений, а также средств для организации вложенных циклов, что позволяет организовывать сложные процедуры обращения к памяти. Для достижения указанного технического результата в устройство вводится ряд логических устройств, что позволяет реализовать автономно практически любую процедуру доступа к памяти без привлечения дополнительных устройств или ресурсов процессора. 10 ил., 1 табл.
Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6, Рисунок 7, Рисунок 8, Рисунок 9, Рисунок 10, Рисунок 11, Рисунок 12, Рисунок 13, Рисунок 14, Рисунок 15, Рисунок 16, Рисунок 17, Рисунок 18, Рисунок 19, Рисунок 20, Рисунок 21, Рисунок 22, Рисунок 23, Рисунок 24, Рисунок 25, Рисунок 26, Рисунок 27, Рисунок 28, Рисунок 29, Рисунок 30, Рисунок 31, Рисунок 32, Рисунок 33, Рисунок 34, Рисунок 35, Рисунок 36, Рисунок 37, Рисунок 38, Рисунок 39, Рисунок 40, Рисунок 41, Рисунок 42, Рисунок 43, Рисунок 44
Формула изобретения
Устройство мультиконтроллер распределенной памяти, обеспечивающее сложную автономную процедуру доступа к каналам распределенной памяти, отличающееся тем, что устройство содержит память программ, устройство управления, регистр операторов, счетчик условий, мультиплексор поля константы, мультиплексор адреса перехода, счетчик адресов операторов, мультиплексор адреса памяти программ, счетчик адреса каналов, счетчик возврата, мультиплексор начальных (текущих) адресов, мультиплексор адресных приращений, два регистровых файла начальных (текущих) адресов и адресных приращений, сумматор текущего адреса, мультиплексор адреса памяти данных, вычитающее устройство, сумматор адреса пороговой адресации, регистр модифицируемых полей оператора, сумматор модификации полей оператора, мультиплексор чтения/записи, ортогональную регистровую память, логические элементы записи и чтения, причем вход управляющего сигнала устройства соединен с первым входом устройства управления, первый выход которого соединен с управляющим входом регистра операторов, информационный вход которого соединен с двунаправленным входом/выходом памяти программ, выход регистра операторов соединен с вторым входом устройства управления, второй выход которого соединен с первым управляющим входом счетчика условий, второй управляющий вход которого соединен с третьим выходом устройства управления, третий вход которого соединен с первым входом мультиплексора поля констант и с выходом счетчика условий, информационный вход которого соединен с выходом регистра операторов, первым входом мультиплексора адреса перехода и вторым входом мультиплексора поля константы, выход которого соединен с двунаправленным входом/выходом памяти программ, управляющий вход мультиплексора поля констант соединен с четвертым выходом устройства управления, пятый выход которого соединен с управляющим входом мультиплексора адреса перехода, выход которого соединен с информационным входом счетчика адресов операторов, первый и второй управляющие входы которого соединены соответственно с шестым и седьмым выходами устройства управления, восьмой и девятый выходы которого соединены соответственно с первым и вторым управляющими входами счетчика возврата, информационный вход которого соединен с выходом счетчика адресов операторов и первым входом мультиплексора адреса памяти программ, управляющий вход которого соединен с десятым выходом устройства управления, второй вход мультиплексора адреса памяти программ соединен с выходом регистра операторов, выход счетчика возврата соединен с вторым входом мультиплексора адреса перехода, одиннадцатый и двенадцатый выходы устройства управления соединены соответственно с первым и вторым входами счетчика адреса каналов, выходы мультиплексора адреса памяти программ и счетчика адреса каналов соединены с входом адреса памяти программ, выход счетчика адреса каналов соединен с четвертым входом устройства управления, тринадцатый выход которого соединен с управляющим входом памяти программ и с первым выходом устройства, четырнадцатый выход устройства управления соединен с первым управляющим входом мультиплексора начальных (текущих) адресов, выход которого соединен с информационным входом регистрового файла начальных (текущих) адресов, выход которого соединен с первым входом сумматора текущего адреса, второй вход которого соединен с первым входом мультиплексора адресных приращений и выходом регистрового файла адресных приращений, информационный вход которого соединен с выходом мультиплексора адресных приращений, второй вход которого соединен с первым входом мультиплексора начальных (текущих) адресов и двунаправленным входом/выходом памяти программ, первый вход мультиплексора адреса памяти данных соединен с выходом сумматора текущего адреса, вторым входом мультиплексора начального (текущего) адреса и первым входом вычитающего устройства, выход которого соединен с первым входом сумматора адреса пороговой адресации, выход которого соединен с вторым входом мультиплексора адреса памяти данных, третий вход которого соединен с вторым входом вычитающего устройства и сумматора адреса пороговой адресации и с выходом регистра операторов, пятнадцатый и шестнадцатый выходы устройства управления соединены соответственно с первым и вторым управляющими входами мультиплексора адреса памяти данных, выход которого соединен с вторым выходом устройства, семнадцатый выход устройства управления соединен с управляющим входом регистра модифицируемых полей оператора, информационный вход которого соединен с двунаправленным входом/выходом памяти программ и первым входом сумматора модификации полей оператора, второй вход которого соединен с выходом регистра модифицируемых полей оператора, выход сумматора модификации полей оператора и выход сумматора текущего адреса соединены с двунаправленным входом/выходом памяти программ, второй вход устройства соединен с первым входом мультиплексора чтения/записи, выход которого соединен с первым и вторым входами ортогональной регистровой памяти, выход которой соединен с первыми входами логического элемента записи и логического элемента чтения, выход которого соединен с третьим выходом устройства, двунаправленный вход/выход устройства соединен с выходом логического элемента записи, вторым входом мультиплексора чтения/записи, третьим входом мультиплексора начальных (текущих) адресов и с пятым входом устройства управления, восемнадцатый выход которого соединен с управляющим входом ортогональной регистровой памяти, с девятнадцатого по двадцать второй выходы устройства управления соединены с управляющими входами соответственно регистрового файла начальных (текущих) адресов, регистрового файла адресных приращений, мультиплексора адресных приращений и мультиплексора начальных (текущих) адресов, вторые входы логических элементов записи и чтения и управляющий вход мультиплексора чтения/записи соединены с двадцать третьим выходом устройства управления, шестой вход которого соединен со знаковым разрядом выхода вычитающего устройства.Описание изобретения к патенту
Текст описания в факсимильном виде (см. чертежи) ТаКласс G06F9/50 Распределение ресурсов, например центрального процессора (ЦП)
Класс G06F12/00 Выборка, адресация или распределение данных в системах или архитектурах памяти
