многоуровневая m-мерная матричная суммирующая структура вертикальной арифметики в.м. таранухи

Формула изобретения

1. Многоуровневая m-мерная матричная суммирующая структура вертикальной арифметики В.М.Таранухи, содержащая m-мерные матричные структуры одноразрядного суммирования второго, третьего, четвертого уровня, при этом m-мерные матричные структуры одноразрядного суммирования образуют иерархическую многоуровневую m-мерную матричную структуру вертикальной арифметики, представляющую регулярную, связанную по вертикали, иерархическую логарифмическую структуру с межуровневыми связями, причем входы узлов первого уровня соединены с соответствующими группами информационных входов многоуровневой m-мерной матричной структуры одноразрядного суммирования, при этом равновесные n_i-входы (k_i+1) узлов каждого последующего уровня соединены соответственно с выходами соответствующего веса n_i узлов предыдущего уровня по вертикали многоуровневой m-мерной матричной структуры одноразрядного суммирования, k_i=log₂n_i, iЄ{i ₁, i₂, ..., i_m}, пo горизонтали - иерархическую многоуровневую m-мерную матричную структуру одноразрядного суммирования, в которой матричные структуры одноразрядного суммирования предыдущих уровней, объединенные связями, образуют матричную структуру одноразрядного суммирования следующего иерархического уровня многоуровневой m-мерной матричной структуры одноразрядного суммирования.

2. Многоуровневая m-мерная матричная суммирующая структура вертикальной арифметики по п.1, отличающаяся тем, что одномерная матричная структура одноразрядного суммирования второго уровня содержит n₁-входовых n₂ узлов одноразрядного суммирования первого уровня, n₂-входовых (k₁ +1) узлов одноразрядного суммирования второго уровня, k₁ =log₂n₁, причем равновесные входы узлов первого уровня соединены с соответствующими группами (i ₁i₂) информационных входов одномерной матричной структуры одноразрядного суммирования второго уровня равновесные входы n₂-входовых (k₁+1) узлов одноразрядного суммирования второго уровня соединены соответственно с выходами соответствующего веса n₂ узлов одноразрядного суммирования первого уровня, выходы (k₁+1) узлов одноразрядного суммирования второго уровня являются выходами одномерной матричной структуры одноразрядного суммирования второго уровня.

3. Многоуровневая m-мерная матричная суммирующая структура вертикальной арифметики по п.1, отличающаяся тем, что двумерная матричная структура одноразрядного суммирования третьего уровня содержит n₃ одномерных матричных структур одноразрядного суммирования второго уровня, (k₁+1) группы n₃-входовых (k₂+1) узлов одноразрядного суммирования третьего уровня, k₂=log₂n₂, при этом равновесные входы узлов первого уровня в n₃ одномерных матричных структур одноразрядного суммирования второго уровня соединены с соответствующими группами (i₁i₂ i₃) информационных входов двумерной матричной структуры одноразрядного суммирования третьего уровня, равновесные входы n₃-входовых (k₂+1) узлов с первой до последней (k₁+1) группы третьего уровня, соединенных соответственно с выходами соответствующего веса с первых до последних (k₁+1) узлов одноразрядного суммирования второго уровня в n₃ одномерных матричных структурах одноразрядного суммирования второго уровня, выходы (k₂ +1) узлов с первой до последней (k₁+1) группы двумерной матричной структуры одноразрядного суммирования третьего уровня соединены с выходами двумерной матричной структуры одноразрядного суммирования третьего уровня.

4. Многоуровневая m-мерная матричная суммирующая структура вертикальной арифметики по п.1, отличающаяся тем, что трехмерная матричная структура одноразрядного суммирования четвертого уровня содержит n₄ двумерные матричные структуры одноразрядного суммирования третьего уровня, (k₁+1) группы, состоящие из (k₂+1) подгрупп n₄-входовых (k₃+1) узлов одноразрядного суммирования, k₃=log₂n₃, при этом равновесные входы узлов первого уровня в n₄ двумерных матричных структурах одноразрядного суммирования третьего уровня соединены с соответствующими группами (i₁i₂ i₃i₄) информационных входов трехмерной матричной структуры одноразрядного суммирования четвертого уровня, равновесные входы n₄-входовых (k₃+1) узлов с первых до последних (k₂+1) подгрупп первой группы четвертого уровня соединены соответственно с выходами соответствующего веса узлов первой группы в n₄ двумерных матричных структурах одноразрядного суммирования третьего уровня, равновесные входы n₄-входовых (k₃+1) узлов с первых до последних (k₂+1) подгрупп последней (k₁ +1) группы четвертого уровня соединены соответственно с выходами соответствующего веса узлов последней (k₁+1) группы в n₄ двумерных матричных структурах одноразрядного суммирования третьего уровня, выходы (k₃+1) узлов с первой до последней (k₂+1) подгруппы первой и последней (k₁+1) группы соединены с выходами трехмерной матричной структуры одноразрядного суммирования четвертого уровня.

Описание изобретения к патенту

Изобретение относится к области вычислительной техники, предназначено для параллельного суммирования разрядными срезами m-мерных массивов данных и может быть использовано для решения задач, связанных с обработкой m-мерных массивов данных (многомерные задачи матфизики, матстатистики, многомерные импульсные системы автоматического регулирования, многомерные преобразования Фурье, многомерные свертки, многомерные интегралы, многомерные дифференциалы и т.д.).

Известна двумерная однородная сеть размером Nxm (Я.И. Фет. Параллельные процессоры для управляющих систем. - М: Издательство “Энергоиздат”, 1981, с.116 рис. 42), состоящая из ячеек, при этом каждая ячейка этой сети содержит три двоичных запоминающих элемента и комбинационный 3-входовый одноразрядный сумматор, ориентированный на сложение двух N-мерных векторов с m-разрядными двоичными компонентами.

Признаками аналога, совпадающими с существующими заявляемого изобретения, являются одноразрядные сумматоры.

Недостатком является то, что в устройстве невозможно параллельно суммировать m-мерные массивы данных. Причинами, препятствующими получению требуемого технического результата, является низкая степень распараллеливания вычислительного процесса.

Известен также многовходовой сумматор (патент SU 1679484 A1, G 06 F 7/50, 1995 г.), содержащий блоки одноразрядного суммирования и накапливающий сумматор, каждый из блоков включает две группы узлов одноразрядного суммирования первой группы (первого уровня) и второй группы (второго уровня), входы узлов одноразрядного суммирования первой группы (первого уровня) соединены с соответствующими группами информационных входов сумматора, входы узлов одноразрядного суммирования второй группы соединены с выходами соответствующего веса узлов одноразрядного суммирования первого уровня.

Признаками аналога, совпадающими с существенными признаками заявляемого изобретения, являются узлы одноразрядного суммирования первого и второго уровня.

Недостатком является то, что в устройстве невозможно параллельно суммировать разрядными срезами m-мерные массивы данных.

Причинами, препятствующими получению требуемого технического результата, является низкая степень распараллеливания вычислительного процесса.

Наиболее близким является многоуровневый преобразователь кодов (В.М. Тарануха. Теоретические основы и принципы построения вычислительных средств параллельной вертикальной арифметики. Таганрог. Издательство “Таганрог”, 1996, с.17, 18, рис. 5, 6), содержащий преобразователь кодов (узлы одноразрядного суммирования) первого, второго и третьего уровня, при этом входы преобразователей кодов первого уровня соединены со входами многоуровневого преобразователя кодов, выходы преобразователей кодов первого уровня соединены со входами соответствующего веса преобразователей второго уровня, выходы преобразователей второго уровня соединены со входами соответствующего веса преобразователей кодов третьего уровня, выходы преобразователей третьего уровня соединены с выходами многоуровневого преобразователя кодов.

Признаками прототипа, совпадающими с существующими заявляемого изобретения, являются узлы одноразрядного суммирования первого, второго, третьего уровня.

Недостатком является ограничение функциональных возможностей, так как в известном многоуровневом преобразователе кодов невозможно параллельно суммировать разрядными срезами m-мерные массивы данных.

Причинами, препятствующими получению требуемого технического результата, являются низкая степень распараллеливания вычислительного процесса трехуровневого преобразователя кодов, при m=3.

Задача, на решение которой направлено заявляемое изобретение, заключается в создании многоуровневой m-мерной матричной суммирующей структуры вертикальной арифметики с регулярной наращиваемой архитектурой.

Технический результат, достигаемый при осуществлении изобретения, состоит в расширении функциональных возможностей, повышении быстродействия суммирования m-мерных массивов данных посредством образования иерархической многоуровневой матричной структуры.

Для достижения указанного технического результата в многоуровневую m-мерную матричную суммирующую структуру вертикальной арифметики, содержащую узлы одноразрядного суммирования первого, второго и третьего уровня, введены m-мерные матричные структуры одноразрядного суммирования второго, третьего, четвертого уровня. При этом m-мерные матричные структуры образуют иерархическую многоуровневую суммирующую структуру вертикальной арифметики, представляющую регулярную связанную по вертикали иерархическую логарифмическую структуру с межуровневыми связями, причем входы узлов первого уровня соединены с соответствующими группами информационных входов многоуровневой m-мерной суммирующей структуры, при этом равновесные n_i-входы (k_i +1) узлов каждого последующего уровня соединены соответственно с выходами соответствующего веса n_i узлов предыдущего уровня по вертикали многоуровневой структуры, k_i=log ₂n_i, i{i ₁,i₂,...,i_m}, по горизонтали иерархическую матричную структуру, в которой матричные структуры предыдущих уровней, объединенные связями, образуют матричную структуру следующего иерархического уровня многоуровневой m-мерной матричной структуры.

Кроме того, одномерная матричная структура одноразрядного суммирования второго уровня содержит n₁ -входовых n₂ узлов одноразрядного суммирования первого уровня, n₂-входовых (k₁+1) узлов одноразрядного суммирования второго уровня, k₁=log₂n ₁. При этом равновесные входы узлов первого уровня соединены с соответствующими группами (i₁i₂) информационных входов одномерной матричной структуры одноразрядного суммирования второго уровня Равновесные входы n₂-входовых (k₁+1) узлов одноразрядного суммирования второго уровня соединены соответственно с выходами соответствующего веса n₂ узлов одноразрядного суммирования первого уровня. Выходы (k₁+1) узлов одноразрядного суммирования второго уровня являются выходами одномерной матричной структуры одноразрядного суммирования второго уровня.

Кроме того, двумерная матричная структура одноразрядного суммирования третьего уровня содержит n₃ одномерных матричных структур одноразрядного суммирования второго уровня, (k₁+1) группы n₃-входовых (k₂+1) узлов одноразрядного суммирования третьего уровня, k₂=log₂n ₂. При этом равновесные входы узлов первого уровня в n ₃ одномерных матричных структурах одноразрядного суммирования второго уровня соединены с соответствующими группами (i₁ i₂i₃) информационных входов двумерной матричной структуры одноразрядного суммирования третьего уровня,

Равновесные входы n₃-входовых (k₂ +1) узлов с первой до последней (k₁+1) группы третьего уровня соединены соответственно с выходами соответствующего веса с первых до последних (k₁+1) узлов одноразрядного суммирования второго уровня в n₃ одномерных матричных структурах одноразрядного суммирования второго уровня, выходы (k₂+1) узлов с первой до последней (k₁+1) группы двумерной матричной структуры одноразрядного суммирования третьего уровня соединены с выходами двумерной матричной структуры одноразрядного суммирования третьего уровня.

Кроме того, трехмерная матричная структура одноразрядного суммирования четвертого уровня содержит n₄ двумерные матричные структуры одноразрядного суммирования третьего уровня, (k₁+1) группы, состоящие из (k₂+1) подгрупп n₄-входовых (k₃ +1) узлов одноразрядного суммирования, k₃=log ₂n₃. При этом равновесные входы узлов первого уровня в n₄ двумерных матричных структурах одноразрядного суммирования третьего уровня соединены с соответствующими группами (i₁i₂i₃i₄) информационных входов трехмерной матричной структуры одноразрядного суммирования четвертого уровня, Равновесные входы n₄-входовых (k₃+1) узлов с первых до последних (k₂+1) подгрупп первой группы четвертого уровня соединены соответственно с выходами соответствующего веса узлов первой группы в n₄ двумерных матричных структурах одноразрядного суммирования третьего уровня. Равновесные входы n₄-входовых (k₃+1) узлов с первых до последних (k₂+1) подгрупп последней (k₁ +1) группы четвертого уровня соединены соответственно с выходами соответствующего веса узлов последней (k₁+1) группы в n₄ двумерных матричных структурах одноразрядного суммирования третьего уровня. Выходы (k₃+1) узлов с первой до последней (k₂+1) подгруппы первой и последней (k₁+1) группы соединены с выходами трехмерной матричной структуры одноразрядного суммирования четвертого уровня.

Причинно-следственная связь между совокупностью признаков заявляемого изобретения и достигаемым техническим результатом заключается в следующем: введение m-мерных матричных структур одноразрядного суммирования второго, третьего, четвертого уровня, образующих однородную многоуровневую наращиваемую структуру вертикальной арифметики, позволяет расширить функциональные возможности, повысить быстродействие суммирования m-мерных массивов данных.

В основу устройства положен алгоритм параллельного суммирования равновесных разрядов вертикальных разрядных срезов m-мерных массивов данных (универсальный оператор распараллеливания вычислительного процесса), который описывается, как:

где - элементы массива двоичных равновесных разрядов, представленных в виде столбцов подматриц, размерностей а - размер массива исходных данных.

На первом уровне многоуровневого сумматора параллельно вычисляются разрядные суммы равновесных разрядов столбцов подматриц размерностей n_i, i{i ₁,i₂,...,i_m}, m-мерной матрицы:

в виде цифр Z₁,P₁, представленных в k₁-ичной системе счисления с основанием

(Параллельно вычисляются векторы).

На втором уровне параллельно вычисляются двойные разрядные суммы равновесных разрядов k₁-ичных цифр:

в виде цифр Z₂P₂:

представленных в k₁₂-ичной системе счисления с основанием k₁₂=log₂n₁n₂, k ₂=log₂n₂.

(Параллельно вычисляются одномерные матрицы).

На третьем уровне параллельно вычисляются тройные разрядные суммы равновесных разрядов вертикальных срезов k₁₂-ичных цифр:

в виде цифр Z₃P₃:

представленных в k₁₂₃-ичной системе счисления с основанием k₁₂₃=log₂n₁n₂n ₃, k₃=log₂n₃.

(Параллельно вычисляются двумерные матрицы).

На четвертом уровне параллельно вычисляются учетверенные разрядные суммы равновесных разрядов вертикальных срезов k₁₂₃-ичных цифр, согласно выражению

в виде цифр Z₄P₄:

представленных в

k₁₂₃₄-ичной системе счисления с основанием k₁₂₃₄=log₂n₁n₂n ₃n₄, k₄=log₂n₄ .

(Параллельно вычисляются трехмерные матрицы)

и т.д.

Таким образом, на каждом уровне суммирования переходим в новую k_i-ичную систему счисления, причем от уровня к уровню увеличивается основание системы счисления в раз, где

Сущность предлагаемого изобретения поясняется чертежами: где на фиг.1 - одномерная матричная структура одноразрядного суммирования второго уровня, на фиг.2 - одномерная матричная структура с наращиваемой архитектурой по горизонтали, т.е. наращивается по степени распараллеливания, на фиг.3 - двумерная матричная структура одноразрядного суммирования третьего уровня, на фиг.4 - трехмерная матричная структура одноразрядного суммирования четвертого уровня, на фиг.5 - узел одноразрядного суммирования.

Одномерная матричная структура одноразрядного суммирования второго уровня (фиг.1) содержит: n₁-входовые узлы одноразрядного суммирования первого уровня, n₂-входовые (k₁+1) узлы одноразрядного суммирования второго уровня, k₁=log₂n₁. При этом равновесные входы (2⁰) узлов первого уровня соединены с соответствующими группами (i ₁i₂) информационных входов одномерной матричной структуры,

Равновесные входы n₂-входовых (k₁+1) узлов второго уровня соединены соответственно с выходами соответствующего веса узлов первого уровня.

Выходы (k₁+1) узлов являются выходами одномерной матричной структуры одноразрядного суммирования второго уровня.

Глубина одномерной матричной структуры равна log ₂n₁n₂. Степень сжатия одномерной матричной структуры составляет (k₁+1), k₁ =log₂n₁.

Степень распараллеливания одномерной матричной структуры составляет n₁n ₂.

Одномерная матричная структура наращивается по степени распараллеливания (фиг.2), в том числе:

- для двумерной матричной структуры наращиваются n₃, одномерные матричные структуры При этом равновесные входы узлов первого уровня соединены с соответствующими группами (i ₁i₂i₃) информационных входов двумерной матричной структуры,

- для трехмерной матричной структуры наращиваются n ₄ двумерные матричные структуры, условно обозначенные на фиг.2 как

При этом узлы первого уровня двумерных матричных структур, условно обозначенных на фиг.2 как (следует читать: как 2₁₁₁, или и т.д.), соединены с соответствующими группами (i₁ i₂i₃i₄) информационных входов трехмерной матричной структуры, условно обозначенных на фиг.2 как (следует читать: как 1₁₁₁₁, или и т.д.).

Двумерная матричная структура одноразрядного суммирования (фиг.2, 3) третьего уровня содержит: n₃ одномерные матричные структуры второго уровня (k₁+1) группы n₃-входовых (k₂ +1) узлов одноразрядного суммирования первой группы, (k₂+1) узлов второй группы и т.д. до (k₂+1) узлов последней (k₁+1) группы. При этом равновесные входы узлов одноразрядного суммирования первого уровня (фиг.2, 3) в одномерных матричных структурах второго уровня соединены с соответствующими группами (i ₁i₂i₃) информационных входов (фиг.2) двумерной матричной структуры третьего уровня,

Равновесные входы и (фиг.3) n₃-входовых (k₂+1) узлов одноразрядного суммирования первой группы и (k₂+1) узлов последней (k₁+1) группы третьего уровня соединены соответственно с выходами соответствующего веса и узлов 3₁₁ первой группы и узлов последней (k₁+1) группы (фиг.2, 3) в n₃ одномерных матричных структурах второго уровня. Выходы (фиг.3) узлов первой группы до выходов узлов последней (k₁+1) группы соединены с выходами двумерной матричной структуры третьего уровня.

Глубина двумерной матричной структуры равна log₂n₁n₂ n₃. Степень сжатия двумерной матричной структуры составляет (k₁+1)(k₂+1). Степень распараллеливания равна n₁n₂n₃.

Трехмерная матричная структура одноразрядного суммирования (фиг.4) четвертого уровня содержит n₄ двумерные матричные структуры одноразрядного суммирования, n₄-входовые (k₃ +1) узлы первой подгруппы первой группы, (k₃+1) узлы последней (k₂+1) подгруппы первой группы, (k ₃+1) узлы первой подгруппы последней (k₁+1) группы, (k ₃+1) узлы последней (k₂+1) подгруппы последней (k₁ +1) группы, k₃=log₂n₃.

Равновесные входы в n₄ двухмерных матричных структурах (фиг.2, 4) соединены с соответствующими группами (i₁ i₂i₃i₄) информационных входов трехмерной матричной структуры четвертого уровня,

Равновесные входы и n₄-входовых (k₃+1) узлов (фиг.4) первой подгруппы первой группы и (k₃+1) узлов последней (k₂+1) подгруппы первой группы четвертого уровня соединены соответственно с выходами соответствующего веса и узлов 5₁₁ и первой и последней (k₂+1) подгруппы первой группы (фиг.3) в n₄ двумерных матричных структурах третьего уровня, равновесные входы и и n₄-входовых (k₃+1) узлов (фиг.4) первой подгруппы последней (k₁+1) группы и (k₃+1) узлов последней (k₂+1) подгруппы, последней (k₁ +1) группы четвертого уровня соединенных соответственно с выходами соответствующего веса и узлов и первой и последней (k₂+1) подгруппы, последней (k ₁+1) группы (фиг.3) в n₄ двумерных матричных структурах третьего уровня.

Выходы (k₃+1) узлов (фиг.4) первой подгруппы первой группы, (k₃+1) узлов последней (k₂+1) подгруппы первой группы и (k ₃+1) узлов последней (k₂+1) подгруппы и последней (k₁ +1) группы соединены с выходами и трехмерной матричной структуры четвертого уровня.

Глубина трехмерной матричной структуры равна log₂n₁ n₂n₃n₄. Степень сжатия составляет (k₁+1)(k₂+1)(k₃+1), k₃ =log₂n₃. Степень распараллеливания равна (n₁n₂n₃n₄).

Узел одноразрядного суммирования (фиг.5) состоит из четырехвходовых элементов суммирования 8, полусумматора 9, элемента или 10, имеет входы 2^l, приема равновесных разрядов, выходы 2 ^l(C₀), 2^l+1(C₁), 2 ^l+2(C₂), 2^l+3(C₃), 2 ^l+4(C₄) выдачи результата вычисления разрядных сумм.

Узлы одноразрядного суммирования описаны (патент SU 1679483 А1 Кл. G 06 F 7/50, 1995) или устройства для преобразования двоичного равновесного кода в позиционный код (Авт. свид. 1557684, БИ №14, 1990) с различным числом входов:

16-входовой одноразрядный сумматор (преобразователь кодов);

256-входовой одноразрядный сумматор (преобразователь кодов);

1024-входовой одноразрядный сумматор (преобразователь кодов).

Принцип работы двумерной матричной структуры поясним на примере. Пусть на входы многоуровневой m-мерной матричной суммирующей структуры (фиг.2, 3) поступает параллельно m-мерный массив двоичных равновесных разрядов размером при m=3, представленных в виде столбцов подматриц:

На первом уровне многоуровневой суммирующей структуры (фиг.2) в узлах суммируются равновесные разряды - столбцы подматриц согласно (1, 2), в виде:

В результате на первом уровне параллельно вычисляются разрядные суммы в виде цифр представленных в k₁-ичной системе счисления с основанием k₁=log₂n₁.

(Параллельно вычисляются векторы).

На втором уровне многоуровневой суммирующей структуры (фиг.2) в узлах параллельно суммируются равновесные разряды k₁-ичных цифр в виде:

В узлах параллельно суммируются равновесные разряды k₁-ичных цифр в виде:

Или иначе, на втором уровне в узлах и (фиг.2) параллельно вычисляются двоичные разрядные суммы, согласно (3), в виде k₁₂-ичных цифр Z₂P₂ :

представленных в k₁₂-ичной системе счисления с основанием k₁₂=log₂n₁n₂.

(Параллельно вычисляются одномерные матрицы).

На третьем уровне многоуровневой суммирующей структуры (фиг.3) в узлах параллельно суммируются равновесные разряды k₁₂-ичных цифр в виде:

и т.д.

Или иначе, на третьем уровне в узлах параллельно вычисляются тройные разрядные суммы, согласно (4), в виде k₁₂₃-ичных цифр Z₃P₃:

представленных в k₁₂₃-ичной системе счисления с основанием k₁₂₃=log₂n₁n₂n ₃, k₃=log₂n₃.

(Параллельно вычисляются двумерные матрицы).

Т.о., полученный результат суммирования m-мерной матрицы в виде k_i-ичных цифр представляет блочно-диагональную матрицу, элементами которой являются:

- весовые разряды для k₁-ичных цифр разрядных сумм, k₁=log₂n₁;

- векторы для k₁₂-ичных цифр двойных разрядных сумм, k₁₂=log₂n₁n₂ ;

- матрицы для k₁₂₃-ичных цифр тройных разрядных сумм, k₁₂₃=log₂n₁n₂ n₃ и т.д.

Заявляемое устройство многоуровневой m-мерной суммирующей структуры вертикальной арифметики является базовым для принципиально новой, не имеющей аналогов в мире, многоуровневой параллельной обработки m-мерных массивов данных k_i-ичными цифрами сжатых разрядных срезов.

Введение в устройство новых элементов - m-мерных матричных структур второго, третьего, четвертого уровней, соединенных соответствующим образом, позволяет создать сверхвысокопроизводительные вычислители нового поколения с регулярной наращиваемой структурой, ориентированных на современную микроэлектронную технологию СБИС или ПЛИС для параллельной обработки m-мерных массивов, что позволяет:

- повысить быстродействие на 2-3 порядка и более при параллельном суммировании разрядными срезами m-мерных массивов данных по сравнению с известными подходами на основе традиционной горизонтальной арифметики (ориентированной на последовательную бинарную обработку массивов данных), за счет высокой степени распараллеливания вычислительного процесса (степень распараллеливания определяется произведением подматриц m-мерной матрицы), а также за счет многократного сжатия k-ичных цифр разрядных срезов (степень сжатия определяется как ) и, кроме того, за счет исключения переносов от цифры к цифре, т.к. от уровня к уровню увеличивается основание системы счисления k_i-ичных цифр в раз,

- обеспечить высокую точность вычисления равную эталонной, т.к. узлы одноразрядного суммирования (преобразователи кодов), параллельно вычисляют абсолютно точные разрядные суммы в виде k_i-ичных цифр.

- расширить функциональные возможности суммирующей структуры вертикальной арифметики за счет регулярной наращиваемой многоуровневой матричной структуры.