матричный коммутатор с программируемой логикой

Формула изобретения

Матричный коммутатор с программируемой логикой, содержащий m узлов горизонтальной настройки, n узлов вертикальной настройки, m выходных узлов, матрицу n×m коммутирующих узлов, каждый из которых содержит элемент памяти, состоящий из триггера и элемента сложения по модулю два, и узел ключей, каждый из которых состоит из двухвходового элемента И, входами ij-го элемента сложения по модулю два элемента памяти являются соответствующие шины вертикальной и горизонтальной настройки, его выход подключен к входу обнуления триггера, вход установки триггера в единичное состояние соединен с входом начальной установки матричного коммутатора, прямой выход триггера соединен с управляющим входом узла ключей, отличающийся тем, что в него введены n узлов выделения команд, n переключателей вертикальных шин, местное устройство управления, при этом каждый узел выделения команд содержит два элемента памяти, являющимися триггерами, информационные входы обоих триггеров i-го узла выделения команд соединены с i-м входом матричного коммутатора, их управляющие входы соединены соответственно с первым и вторым выходами выделения команды местного устройства управления, выходы триггеров, являющиеся выходами i-го узла выделения команд, соединены с управляющими входами i-го переключателя вертикальных шин, предназначенных для подключения i-го входа матричного коммутатора к одной из двух внутренних вертикальных шин в момент передачи информации в зависимости от кода команды, информационный вход i-го переключателя вертикальных шин соединен с i-м входом матричного коммутатора, два других управляющих входа каждого переключателя вертикальных шин соединены с третьим выходом выделения команды и выходом управления передачей информации местного устройства управления, два информационных выхода i-го переключателя вертикальных шин соединены с первой и второй i-ми вертикальными шинами, местное устройство управления содержит триггер, двухвходовый элемент И, двухвходовый элемент И-НЕ, два четырехвходовых элемента И, три трехвходовых элемента И, счетчик, осуществляющий пересчет до числа m и двоичный счетчик, вход установки в единичное состояние триггера соединен с входом разрешения настройки матричного коммутатора, прямой выход триггера соединен с одним из входов четырехвходовых элементов И, а инверсный выход - с одним из входов двухвходового элемента И, второй вход которого соединен с входом передачи информации матричного коммутатора, выход двухвходового элемента И является выходом управления передачей информации местного устройства управления, вход синхронизации местного устройства управления соединен с одним из входов трех трехвходовых элементов И, двух четырехвходовых элементов И и двухвходового элемента И-НЕ, вход начальной установки матричного коммутатора соединен с входом сброса счетчиков, счетный вход счетчика, осуществляющего пересчет до числа m, соединен с выходом первого четырехвходового элемента И, а выход переполнения - с входом двухвходового элемента И-НЕ, выход которого соединен со счетным входом другого счетчика, выход переполнения которого соединен с входом сброса триггера, прямой выход младшего разряда указанного счетчика соединен с одним из входов первого и третьего трехвходовых элементов И, инверсный выход младшего разряда счетчика соединен с третьими входами первого и второго четырехвходовых элементов И и второго трехвходового элемента И, прямой выход старшего разряда счета соединен с входами второго и третьего трехвходовых элементов И, инверсный выход старшего разряда счета соединен с четвертыми входами первого и второго четырехвходовых элементов И и третьим входом первого трехвходового элемента И, выходы трехвходовых элементов И являются тремя выходами выделения команд местного устройства управления, выход второго четырехвходового элемента И является выходом настройки местного устройства управления, выходные узлы содержат элемент памяти, являющийся триггером, двухвходовый элемент ИЛИ, трехвходовый элемент И, трехвходовый элемент И-НЕ и двухвходовый элемент ИЛИ с тристабильным выходом, в i-м выходном узле синхровход триггера соединен с третьим выходом выделения команды местного устройства управления, информационный вход триггера и один из входов двухвходового элемента ИЛИ соединены с первой промежуточной шиной, второй вход - со второй промежуточной шиной, выход его соединен с входами трехводового элемента ИЛИ и трехводового элемента И-НЕ, вторые входы данных элементов соединены с выходом управления передачей информации местного устройства управления, третий вход трехвходового элемента И соединен с прямым выходом триггера, а вход трехвходового элемента И-НЕ соединен с инверсным выходом триггера, выходы трехвходовых элементов И и И-НЕ соединены с входами двухвходового элемента ИЛИ с тристабильным выходом, а его выход соединен с информационным входом узла горизонтальной настройки и является i-м выходом матричного коммутатора, i-й узел вертикальной настройки состоит из двухвходового элемента И, информационный вход которого соединен с i-м входом матричного коммутатора, управляющий вход - с выходом настройки местного устройства управления, а выход подключен к i-й шине вертикальной настройки, j-й узел горизонтальной настройки состоит из двухвходового элемента И, управляющий вход которого соединен с выходом настройки местного устройства управления, его информационный вход соединен с информационным входом узла, выход j-го узла соединен с соответствующей шиной горизонтальной настройки, кроме того, в каждый узел ключей введен двухвходовый элемент И, управляющие входы обоих элементов И соединены с управляющими входами узла ключей, информационный вход первого элемента И i-го узла ключей соединен с первой соответствующей вертикальной шиной, информационный вход второго элемента И i-го узла ключей соединен со второй соответствующей вертикальной шиной, выходы ключей соединены соответственно с первой и второй промежуточными шинами.

Описание изобретения к патенту

Матричный коммутатор с программируемой логикой предназначен для применения в устройствах вычислительной техники.

Известна программируемая логическая интегральная схема [см. кн. П.Гелля “Как превратить персональный компьютер в универсальный программатор”. Пер. с франц. - М.: - ДМК, 2000. - 168 с.: ил., стр.86-95]. Однако данная схема не обладает возможностью настройки (перепрограммирования) непосредственно в режиме исполнения логических операций.

Наиболее близким по технической сути является матричный коммутатор с параллельной настройкой [см. а.с. СССР №1441471, 1988], состоящий из приемных и выходных узлов, узлов горизонтальной настройки, узлов вертикальной настройки и коммутирующих узлов и содержащий в коммутирующих узлах элемент сложения по модулю два, элемент памяти - триггер, и управляемый ключ. Однако данное устройство применимо лишь для коммутации каналов без возможности выполнения логических операций над входными информационными потоками.

Техническая задача: создание схемы матричного коммутатора, выполняющего одновременный поиск всех необходимых каналов связи, передачу информации в прямом и обратном коде с входов на выходы по образованным каналам связи, поразрядное выполнение логических операций над информацией, поступающей по разным входам с одновременной передачей результатов операции на один из выходов, имеющей возможность настройки (перепрограммирования) в режиме исполнения логических операций.

Технический результат: расширение функциональных возможностей матричного коммутатора за счет выполнения логических операций над входными информационными потоками, а также сокращение общего времени настройки, за счет возможности перепрограммирования схемы в рабочем режиме. Он достигается тем, что в известном устройстве установлены узлы выделения команд, содержащие два элемента памяти (триггеры), информационные входы которых соединены с входом матричного коммутатора с программируемой логикой, а управляющие входы связаны с выходами местного устройства управления, кроме того, в устройстве установлены переключатели вертикальных шин, содержащие элемент 2И-3И-3И-3ИЛИ, элемент 4И-4И-2ИЛИ и инвертор, причем вход инвертора соединен с входом матричного коммутатора, а выход его соединен с элементами 2И-3И-3И-3ИЛИ и 4И-4И-2ИЛИ. Другие входы элементов 2И-3И-3И-3ИЛИ и 4И-4И-2ИЛИ соединены с входом матричного коммутатора, остальные их входы соединены с выходами узла выделения команды и с двумя выходами местного устройства управления. Информационные выходы переключателей вертикальных шин подсоединены к двум вертикальным шинам. Установлено местное устройство управления, содержащее элемент памяти (триггер), элемент двухвходовое И, элемент двухвходовое И-НЕ, 2 элемента четырехвходовое И, 3 элемента трехвходовое И и два счетчика. Вход установки в единичное состояние элемента памяти (триггера) соединен с входом разрешения настройки матричного коммутатора, прямой его выход соединен с элементами четырехвходовое И, а инверсный - с одним из входов элемента двухвходовое И. Второй вход элемента двухвходовое И соединен с входом передачи информации, выход его является управляющим выходом передачи информации. Вход синхронизации соединен с входами трех элементов трехвходовое И, двух элементов четырехвходовое И и элемента двухвходовое И-НЕ, вход начальной установки соединен с входами сброса счетчиков. Инкрементирующий вход одного из счетчиков соединен с выходом элемента четырехвходовое И, выход переполнения его соединен с входом элемента двухвходовое И-НЕ. Выход элемента двухвходовое И-НЕ соединен с инкрементирующим входом другого счетчика, а его выход переполнения соединен с входом сброса триггера, прямые выходы счета соединены с входами трех элементов трехвходовое И, а инверсные выходы счета соединены с входами двух элементов трехвходовое И и с входами двух элементов четырехвходовое И. В каждом из коммутирующих узлов установлен дополнительный ключ (элемент двухвходовое И), выход которого связан со второй промежуточной шиной. Выходные узлы содержат элемент памяти (триггер), элемент двухвходовое ИЛИ, элемент трехвходовое И, элемент трехвходовое И-НЕ, и элемент двухвходовое ИЛИ с тристабильным выходом. Синхровход элемента памяти (триггера) соединен с выходом выделения команды местного устройства управления, информационный вход его и один из входов элемента двухвходовое ИЛИ соединены с первой промежуточной шиной. Второй вход элемента двухвходовое ИЛИ соединен со второй промежуточной шиной, выход его соединен с входами элемента трехвходовое И и элемента трехвходовое И-НЕ. Вход управления передачей информации соединены с входами элементов трехвходовое И и трехвходовое И-НЕ, другой вход элемента трехвходовое И соединен с прямым выходом элемента памяти (триггера), а вход элемента трехвходовое И-НЕ соединен с инверсным выходом триггера. Выходы элементов трехвходовое И и трехвходовое И-НЕ соединены с входами элемента двухвходовое ИЛИ с тристабильным выходом, а его выход соединен с входом узла горизонтальной настройки.

Предлагаемое устройство изображено на фиг.1-5: на фиг.1 изображена общая структура матричного коммутатора с программируемой логикой, на фиг.2 изображена структура узла выделения команды, переключателя вертикальных шин и узла вертикальной настройки, на фиг.3 изображена структура коммутирующего узла, на фиг.4 изображена структура выходного узла, на фиг.5 изображена структура местного устройства управления.

Матричный коммутатор с программируемой логикой (см. фиг.1.) состоит из узлов выделения команд 1.1, 1.2, ..., 1.n, переключателей вертикальных шин 2.1, 2.2, ..., 2.n, узлов вертикальной настройки 3.1, 3.2, ..., 3.n, коммутирующих узлов, состоящих из элементов памяти 4.1.1, 4.1.2, ..., 4.1.n, 4.2.1, 4.2.2, ..., 4.2.n, ..., 4.m.1, 4.m.2, ..., 4.m.n и узлов ключей 5.1.1, 5.1.2, ..., 5.1.n, 5.2.1, 5.2.2, ..., 5.2.n, ..., 5.m.1, 5.m.2, ..., 5.m.n, выходных узлов 6.1, 6.2, ..., 6.m, узлов горизонтальной настройки 7.1, 7.2, ..., 7.m и местного устройства управления 8. Кроме того, матричный коммутатор содержит n входов 9.1, 9.2, ..., 9.n и m выходов в виде двунаправленной шины 10.1, 10.2, ..., 10.m, вход начальной установки 11, вход передачи информации 12, вход разрешения настройки 13, синхровход 14, n шин вертикальной настройки 15.1, 15.2, ..., 15.n, m шин горизонтальной настройки 16.1, 16.2 ..., 16.m, 2n вертикальных шин 17.1, 17.2., ..., 17.n, 18.1, 18.2., ..., 18.n, и 2m промежуточных шин 19.1, 19.2, ..., 19.m, 20.1, 20.2, ..., 20.m. Матричный коммутатор содержит 5 внутренних шин управления: 3 шины выделения команд 47, 48, 50, шину настройки 49 и шину управления передачей информации 51.

Узлы выделения команд 1.i предназначены для выделения двух старших разрядов из трехразрядного кода команды, хранения их во время исполнения команды и формирования управляющих сигналов в соответствии с содержимым этих разрядов. Информационный вход каждого из этих узлов соединен однозначно с соответствующим ему входом 9.i матричного коммутатора, а управляющие его входы связаны с выходами 47, 48 выделения команды местного устройства управления 8 через одноименные шины, а выход - с управляющим входом переключателя вертикальных шин 2.i

Переключатель вертикальных шин 2.i предназначен для подключения входа 9.i к одной из внутренних вертикальных шин 17.i или 18.i в момент передачи информации в зависимости от кода команды. Для обеспечения исполнения этих функций информационный вход каждого переключателя соединен однозначно с соответствующим ему входом 9.i матричного коммутатора, а информационные выходы подключены к вертикальным шинам 17.i и 18.i Кроме того, к каждому переключателю подключены два управляющих входа, один из них соединен с выходом 50 выделения команды, другой - с выходом 51 управления передачей информации местного устройства управления 8 через одноименные шины. Другие управляющие входы соединены с узлом выделения команд.

Узел вертикальной настройки 3.i предназначен для выделения из информационного потока, поступающего на информационный вход 9.i, настроечного кода и передачу его на i-й столбец элементов памяти во время выполнения настройки каналов связи. Информационный вход каждого узла соединен однозначно с соответствующим ему информационным входом 9.i матричного коммутатора, управляющий вход его соединен с выходом 49 настройки местного устройства управления 8. Выход узла подключен к соответствующей шине вертикальной настройки 15.i.

Элемент памяти 4.i.j предназначен для сравнения настроечных кодов, поступающих по вертикальным и горизонтальным настроечным шинам 15.i и 16.j, разрыва найденного канала связи в случае несовпадения этих кодов и управления работой узла ключей 5.i.j во время передачи информационного сообщения. Входы вертикальной и горизонтальной настройки каждого элемента памяти 4.i.j соединены с соответствующими настроечными шинами 15.i и 16.j, управляющий вход связан с входом 11 начальной установки матричного коммутатора, а выход - с управляющим входом узла ключей 5.i.j.

Узел ключей 5.i.j предназначен для коммутации информационных потоков с соответствующих вертикальных шин 17.i и 18.i на промежуточные шины 19.j и 20.j соответственно. Информационные входы каждого узла подключены к вертикальным шинам 17.i и 18.i, выходы - к промежуточным шинам 19.j и 20.j, управляющий вход соединен с выходом элемента памяти 4.i.j.

Выходной узел 6.i предназначен для выделения третьего разряда команды и фиксации его на период обработки данных, выработки управляющих сигналов в соответствии со значением этого разряда, исполнения операций дизъюнкции и инвертирования над информацией, поступающей по промежуточным информационным шинам и передачи результатов на шину 10.j матричного коммутатора. К каждому узлу подключены два управляющих входа, один из них соединен с выходом 50 выделения команды, другой - с выходом 51 управления передачей информации местного устройства управления 8 через одноименные шины. Информационные входы каждого узла подключены к соответствующим промежуточным шинам 19.j и 20.j, выход - к выходу 10.j матричного коммутатора. Для обеспечения двунаправленности шины 10.j выходной узел обладает третьим состоянием с высоким выходным сопротивлением.

Узел горизонтальной настройки 7.j предназначен для выделения настроечного кода, поступающего по двунаправленной шине 10.j и передачи на входы горизонтальной настройки элементов памяти 4.j.1, 4.j.2, ..., 4.j.n, образующих одну матрицу. Информационный вход каждого из узлов соединен однозначно с соответствующей двунаправленной шиной 10.j, управляющий вход подключен к выходу 49 настройки местного устройства управления 8 через одноименную шину, выход - к соответствующей шине горизонтальной настройки 16.j.

Местное устройство управления 8 предназначено для выработки серии импульсов настройки по выходу 49, количество которых соответствует количеству разрядов настроечного кода, сигналов выделения команды по выходам 47, 48 и 50 и сигнала управления передачей информации по выходу 51. Каждый из выходов подключен к одноименной шине управления. Устройство имеет вход 11 начальной установки, вход 12 передачи информации, вход 13 разрешения настройки, вход 14 синхронизации, которые являются внешними управляющими входами матричного коммутатора.

Узел выделения команды 1.i (см. фиг.2.) содержит 2 элемента памяти (триггеры) 21, 22, информационные входы 52, 54 которых соединены с информационным входом узла, а синхровходы 53, 55 с управляющими шинами 47 и 48 выделения команды. Выходы этих триггеров являются выходами узла выделения команды 1.i.

Переключатель вертикальных шин 2.1 (см. фиг.2.) состоит из элемента 2И-3И-3И-3ИЛИ 24, элемента 4И-4И-2ИЛИ 25, и инвертора 23, к входам которых подсоединен информационный вход 9.i матричного коммутатора. Один из входов элемента 24 соединен с управляющей шиной 50 выделения команды, другие входы элементов 24 и 25 соединены с шиной 51 управления передачей информации, к остальным входам элементов 24 и 25 подключен выход инвертора 23 и выходы узла выделения команд 1.i (с триггеров 21 и 22). Выходы элементов 24 и 25 являются информационными выходами, подключенными к вертикальным шинам 17.1 и 18.1.

Узел вертикальной настройки 3.1 (см. фиг.2) состоит из элемента двухвходовое И 26, один из входов которого является информационным, соединенным с входом 9.1 матричного коммутатора, другой - управляющим, соединенным с шиной 49 настройки, а выход подключен к шине вертикальной настройки 15.1.

Элемент памяти 4.i.j (см. фиг.3.) состоит из элемента 27 суммирования по модулю 2 и триггера 28. Шины вертикальной 15.i и горизонтальной 16.j настройки подключены к входам элемента 27 суммирования по модулю 2, выход его соединен с входом 57 обнуления триггера 28. Вход 56 установки триггера 28 в единичное состояние соединен с входом 11 начальной установки матричного коммутатора. Прямой выход триггера 28 соединен с управляющим входом узла ключей.

Узел ключей 5.i.j (см. фиг.3.) содержит 2 элемента двухвходовое И 29 и 30. Управляющие входы ключей соединены и образуют управляющий вход узла ключей, соединенный с прямым выходом триггера 28 элемента памяти 4.i.j. Информационный вход ключа 29 соединен с вертикальной шиной 17.i, информационный вход ключа 30 - с вертикальной шиной 18.i. Выходы элементов 29 и 30 подключены к промежуточным шинам 19.j и 20.j соответственно.

Выходной узел 6.j (см. фиг.4.) состоит из элемента памяти (триггера) 31, элемента двухвходовое ИЛИ 32, элемента трехвходовое И 33, элемента трехвходовое И-НЕ 34 и элемента двухвходовое ИЛИ 36 с тремя устойчивыми состояниями. Синхровход 59 триггера 31 соединен с управляющей шиной 50 выделения команды, его информационный вход 58 и один из входов элемента ИЛИ 32 соединены с промежуточной шиной 19.j. Второй вход элемента 32 соединен с промежуточной шиной 20.j, выход его соединен с входами элемента И 33 и элемента И 34, вторые входы элементов И 33 и И 34 соединены с шиной 51 управления передачей информации, третий вход элемента И 33 соединен с прямым выходом триггера 31, а третий вход элемента И 34 - с инверсным выходом триггера 31. Выходы элементов И 33 и И 34 соединены с входами элемента двухвходовое ИЛИ 36 с тристабильным выходом. Его выход соединен с входом узла горизонтальной настройки и является выходом 10.j матричного коммутатора.

Узел горизонтальной настройки 7.j (см. фиг.4.) состоит из элемента двухвходовое И 35, один вход которого является информационным и соединен через двунаправленную шину 10.j с выходом элемента 36 соответствующего выходного узла 6.j, другой вход - управляющим, соединенным с шиной 49 настройки. Выход узла соединен с соответствующей шиной горизонтальной настройки 16.j.

Местное устройство управления (см. фиг.5.) состоит из элемента памяти (триггера) 37, элемента двухвходовое И-НЕ 38, элемента четырехвходовое И 39, счетчика 40, осуществляющего пересчет до числа m, двухразрядного счетчика 41, трех элементов трехвходовое И 42, 43, 44, предназначенных для формирования сигналов выделения команд по выходам 47, 48 и 50 соответственно, элемента четырехвходовое И 45, предназначенного для формирования сигналов настройки по выходу 49, и элемента двухвходовое И 46, формирующего сигнал управления передачей информации по выходу 51. Вход 60 установки элемента 37 (триггера) в единичное состояние соединен с входом 13 разрешения настройки матричного коммутатора, прямой его выход соединен с элементами И 39, 45, а инверсный - с одним из входов элемента И 46. Второй вход элемента И 46 соединен с входом 12 передачи информации матричного коммутатора, выход его является выходом 51 управления передачей информации. Вход синхронизации 14 соединен с входом элемента И-НЕ 38 и с входами элементов И 39, 42, 43, 44, 45, вход 11 начальной установки соединен с входами 63, 66 сброса счетчиков 40 и 41 соответственно. Инкрементирующий вход 62 счетчика 40 соединен с выходом элемента И 39, выход 64 переполнения соединен с входом элемента И-НЕ 38, выход его соединен с инкрементирующим входом 65 счетчика 41. Выход 71 переполнения счетчика 41 соединен с входом 61 обнуления триггера 37, прямой выход 67 (младший разряд счета) соединен с одним из входов элементов И 42, 44, инверсный выход 68 (младший разряд счета) - с элементами И 39, 43, 45, прямой выход 69 (старший разряд счета) - с элементами И 43, 44, инверсный выход 70 (старший разряд счета) - с элементами И 39, 42, 45.

Матричный коммутатор с программируемой логикой выполняет следующие действия: одновременный поиск каналов связи; передачу информации в прямом и обратном коде с входов на выходы по образованным каналам связи; поразрядное выполнение логических операций над информацией, поступающей по разным входам, с одновременной передачей результатов операции на один из выходов.

Матричный коммутатор с программируемой логикой имеет следующий алгоритм функционирования. Перед началом работы на вход 11 матричного коммутатора подается сигнал начальной установки, который устанавливает в исходное состояние счетчик 40 и 41 (см. фиг.5.) местного устройства управления 8 и триггеры 28 во всех элементах памяти 4.i.j (i=1.m, j=1.n) и таким образом приводит матричный коммутатор в исходное состояние. После подачи на вход 13 матричного коммутатора сигнала разрешения настройки триггер 37 в местном устройстве управления 8 устанавливается в единичное состояние (см. фиг.5.) и таким образом блокирует элемент И 46 в канале сигнала управления передачей информации и подготавливает к работе элемент И 39 и И 45. Так как в исходном состоянии с инверсных выходов счетчика 41 на элемент И 39 поступают единичные сигналы, то последний пропускает ближайший синхроимпульс с входа 14 на вход 62 счетчика 40. В этот счетчик добавляется единица. Одновременно этот же синхроимпульс проходит через элемент И 45 на выход 49 местного устройства управления, так как на третий вход этого элемента поступает потенциал с прямого выхода триггера настройки 37, а на второй и четвертый входы - единичные сигналы с инверсных выходов 68 и 70 счетчика 41.

Импульс, появившийся на выходе 49 местного устройства управления 8, поступает (см. фиг.1.) на все узлы вертикальной настройки 3.i (i=1, n) и на все узлы горизонтальной настройки 7.j j=1,m) и пропускает первые разряды всех настроечных кодов с всех входов 9.i матричного коммутатора через соответствующие элементы И 26 на шину вертикальной настройки 15.i (см. фиг.2.) и со всех выходов 10.j матричного коммутатора через соответствующие элементы И 35 (см. фиг.4.) на шину горизонтальной настройки 16.j. Первые разряды настроечных кодов по шинам вертикальной 15.i и горизонтальной 16.j настройки поступают на входы элемента 27 суммирования по модулю 2 всех элементов памяти 4.i.j (см. фиг.3.). В элементах памяти 4.i.j, на которые по 15.i и 16.j поступают неодинаковые по значению разряды, триггеры 28 сбрасываются в нулевое состояние. В тех же элементах памяти, на которые по 15.i и 16.j поступают одинаковые по значению разряды, триггеры 28 остаются в единичном состоянии.

Аналогичным образом происходит сравнение всех разрядов настроечных кодов. В результате этого в единичном состоянии оказываются триггеры 28 всех элементов памяти 4.i.j, на входы настройки которых поступают одинаковые коды. Все остальные триггеры 28 сбрасываются в нулевое состояние. Таким образом фиксируются все требуемые каналы связи.

После поступления на вход счетчика 40 числа синхроимпульсов, равного числу разрядов в каждом настроечном коде, т.е. {log₂m} (см. фиг.5.) на его выходе появляется единичный сигнал, который подготавливает элемент И-НЕ 38 к работе. По заднему фронту ближайшего синхроимпульса, поступающего по входу 14, счетчик 41 устанавливается в состояние, соответствующее коду 1. При этом единичные сигналы появляются на выходах 67 и 70, а нулевые - на выходах 68 и 69. В результате этого элементы И 39 и 45 блокируются, а элемент И 42 открывается. Ближайший синхроимпульс с входа 14 проходит через элемент И 42 на выход 47 местного устройства управления 8.

По шине 47 выделения команды (см. фиг.1.) этот импульс поступает на все узлы выделения команд 1.1...1.n. В этот момент по каждому из входов 9.1...9.n матричного коммутатора поступает первый разряд кода логической команды. Этот разряд фиксируется триггером 21 (см. фиг.2.), который управляет прямыми и инверсными каналами передачи информационных сообщений в режиме передачи информации. При поступлении на матричный коммутатор заднего фронта синхроимпульса, соответствующего сигналу с выхода 47, в счетчике 41 (см. фиг.5.) устанавливается код 2. При этом на его выходах 68 и 69 появляются единичные сигналы, а на выходах 67 и 70 - нулевые. Этими сигналами элемент И 42 блокируется, а элемент И 43 открывается. Ближайший синхроимпульс проходит через элемент И 43 на шину 48 выделения команды. В этот же момент на выходах 10.1...10.n присутствует второй разряд кода логической команды. Каждый из этих разрядов фиксируется триггером 22 (см. фиг.2.) соответствующего узла выделения команды 1.1, ..., 1.n. Эти триггеры управляют передачей информационных сообщений по вертикальным шинам 18.1, ..., 18.n.

Задний фронт синхроимпульса, соответствующий сигналу с выхода 48, устанавливает в счетчике 41 код 3 (см. фиг.5.). При этом на выходах 67 и 69 появляются единичные сигналы, а на инверсных выходах 68 и 70 - нулевые. Таким образом, элемент И 43 блокируется, а элемент И 44 открывается. Ближайший синхроимпульс проходит через элемент И 44 на шину 50 выделения команды (см. фиг.1.), на переключатели вертикальных шин 2.1, ..., 2.n и выходные устройства 6.1, ..., 6.m. Одновременно с появлением сигнала с выхода 50 на входах 9.1, ..., 9.n матричного коммутатора появляются третьи разряды кода логической команды. Эти разряды проходят через элементы 24 в 2.1, ..., 2.n на вертикальные шины 17.1, ..., 17.n и далее через те из ключей 5.1.1, ..., 5.n.m, которые были включены с помощью элементов памяти 4.i.j на этапе настройки каналов связи, на промежуточные шины 19.j, 20.j (j=1,m). По этим шинам коды разрядов поступают на соответствующие выходные узлы 6,1, ..., 6.m, где по сигналу с выхода 50 фиксируются триггером 31 (см. фиг.4.), который управляет прямой и инверсной передачей результата логической операции, на выход 10.j (j=1, m) матричного коммутатора на этапе передачи информации.

Задним фронтом синхроимпульса, соответствующего сигналу с выхода 50, счетчик 41 (см. фиг.5.) устанавливается в нулевое состояние, на его выходе переноса 71 появляется сигнал, который по входу 61 сбрасывает триггер 37 в инверсное состояние. В результате этих действий элемент И 39, несмотря на наличие единичных сигналов на его третьем и четвертом входах (так как единичные сигналы присутствуют на инверсных выходах 68 и 70 счетчика 41) остается блокированным и не пропускает синхроимпульсы с входа 14 на счетчик 40. В то же время открывается элемент И 46, предназначенный для формирования сигнала управления передачей информации по шине 51. Таким образом, завершается этап настройки матричного коммутатора. В результате этого этапа во множестве элементов памяти 4.1.1, ..., 4.n.m, на входы настройки 15.i и 16.j (i=1,n; j=1,m) которых поступают настроечные коды, фиксируются каналы связи. Кроме того, в триггерах 21 и 22 узлов выделения команд 1.1, ..., 1.n (см. фиг.2) и в триггерах 31 выходных узлов 6.1, ..., 6.m (см. фиг.4) хранятся коды логических команд.

Рассмотрим работу матричного коммутатора в режиме передачи информационного сообщения и выполнения логических команд. Если в результате настройки каналов связи вдоль одной из промежуточных шин 19.j или 20.j только один элемент памяти 4.i.j фиксирует наличие канала связи, т.е. его триггер 28 находится в единичном состоянии, то триггеры 28 всех остальных элементов памяти в ряду j находятся в инверсном состоянии. Кроме того, если в триггерах 21 и 22 узла выделения команд 1.i и триггере 31 выходного узла 6.j записаны нули, то при поступлении на вход 12 матричного коммутатора внешнего сигнала, по длительности равного информационному сообщению, на выходе элемента И 46 (см. фиг.5.) появляется сигнал управления передачей информации, который поступает по шине 51 на входы всех переключателей вертикальных шин 2.1, ..., 2.n и на входы всех выходных узлов 6.1, ..., 6.m. Информационное сообщение с входа 9.i идет на вход переключателя вертикальных шин, в котором оно проходит через открытую часть элемента 24 на вертикальную шину 17.i По этой шине информационное сообщение достигает ключа 5.i.j проходит в нем через элемент И 29 (см. фиг.3.) на промежуточную шину 19.j. Далее по шине 19.j сообщение идет через элемент ИЛИ 32, элемент И 33 и элемент ИЛИ 36 с третьим состоянием на выходе. Так как при наличии сигнала на шине 51 элемент 36 находится в проводящем состоянии, информационное сообщение оказывается на выходе 10j. Таким образом, информационное сообщение проходит без изменений с входа 9.i на выход 10.j. Если при тех же условиях в триггере 21 хранится единица, то на выход 10.j с входа 9.i передается инвертированное сообщение. При этом в переключателе вертикальных шин 2.i информационное сообщение проходит через инвертор 23 и открытую часть элемента 24 на вертикальную шину 17.i и далее, как описано ранее. Инверсная передача сообщения осуществляется, если при тех же условиях в триггере 21 хранится нуль, а в триггере 31 - единица. В этом случае инвертирование информации осуществляется элементом И-НЕ 34 (см. фиг.4.).

Поразрядное выполнение операции конъюнкции над двумя потоками информации, поступающими в матричный коммутатор через произвольные входы 9.i и 9.k, где i, k(1,n) и последующая передача результата на выход 10.j осуществляется следующим образом. В режиме настройки каналов связи триггеры 28 в элементах памяти 4.i.j и 4.k.j устанавливаются в единичное состояние. Во всех остальных элементах памяти 4, ..., 4.i-1.j, 4.i+1.j, ..., 4.k-1.j, ..., 4.n.j, расположенных вдоль промежуточной шины 19.j, триггеры 28 находятся в инверсном состоянии. Кроме того, триггеры 21 и 22 в узлах выделения команд 1.i и 1.k и триггер 31 выходном узле 6.j в режиме настройки устанавливаются в нулевое состояние. При поступлении из местного устройства управления 8 на переключатели вертикальных шин 2.1, ..., 2.n и на выходные узлы 6.1, ..., 6.m управляющего потенциала с выхода 51, информационные потоки с входов 9.i и 9.k проходят через открытые части элементов 24 в переключателях вертикальных шин 2.i и 2.k на вертикальные шины 17.i и 17.k соответственно. По этим шинам они проходят через открытые ключи 29 в узлах ключей 5.i.j и 5.k.j на промежуточную шину 19.j, где и выполняется над ними поразрядная операция конъюнкции. Результат операции через элементы ИЛИ 32, И 33 и трехстабильное ИЛИ 36 поступает на выход 10.j матричного коммутатора.

Выполнение операции дизъюнкции над теми же потоками данных осуществляется следующим образом. В элементах памяти матричного коммутатора фиксируются каналы связи так же, как и было описано выше. Кроме того, триггеры 21 в узлах выделения команд 1.i и 1.k и триггер 31 в выходном узле 6.j устанавливаются в единичное состояние, а триггеры 22 в 1.i и 1.k - в нулевое. При этом входные потоки информации, поступающие на входы 9.i и 9.k проходят через инверторы 23 в переключателях вертикальных шин 2.i и 2.k, проинвертируются. Над инвертированными потоками данных на промежуточной шине 19.j выполняется поразрядная операция конъюнкции. Результат этой операции через элемент ИЛИ 32 поступает на элемент И-НЕ 34, где снова инвертируется. После этого через трехстабильное ИЛИ 36 результат поступает на выход 10.j матричного коммутатора. В соответствии с законами алгебры логики описанная операция является поразрядной дизъюнкцией. Аналогичным образом исполняются другие операции, использующие промежуточную шину 19.j, коды которых даны в таблице 1. В этой таблице предполагается, что информационный поток Х поступает через вход 9.i, а поток Y - через вход 9.k.

Особо следует остановиться на исполнении логических операций эквивалентности и “ИСКЛЮЧАЮЩЕЕ ИЛИ”. Каждая из этих операций исполняется различными способами, при этом кроме промежуточной шины 19.j используется вторая промежуточная шина 20.j. Как и в операции конъюнкции в элементах памяти 4.i.j и 4.k.j фиксируется наличие каналов связи. Рассмотрим выполнение операции эквивалентности. Для этого на этапе настройки триггеры 21 в узлах выделения команд 1.i и 1.k и триггер 31 в выходном узле 6.j устанавливаются в нулевое состояние, а триггеры 22 в узлах выделения команд 1.i и 1.k - в единичное. При поступлении на матричный коммутатор внешнего сигнала по входу 12, разрешающего передачу информации, потоки информации проходят через переключатели вертикальных шин 2.i и 2.k на вертикальные шины 17.i, 18.i и 17.k, 18.k, причем на шины 17.i и 17.k потоки поступают через элементы 24 в прямых кодах, а на шины 18.i и 18.k - через элементы 23 и 25 в инверсных кодах. По всем указанным шинам потоки информации поступают на узлы ключей 5.i.j и 5.k.j. Прямые информационные потоки через ключи 29 в 5.i.j и 5.k.j проходят на промежуточную шину 19.j. Инверсные потоки поступают на промежуточную шину 20.j через ключи 30 в тех же узлах ключей.

На промежуточных шинах 19.j и 20.j над прямыми и инверсными потоками информации выполняется операция поразрядной конъюнкции. Результат каждой из этих операций поступает на входы элемента ИЛИ 32 и далее через элемент И 33 и трехстабильное ИЛИ 36 - на выход 10.j. Таким образом, в соответствии с законами алгебры логики в матричном коммутаторе выполняется операция поразрядной эквивалентности.

Операция “ИСКЛЮЧАЮЩЕЕ ИЛИ” выполняется точно также, за исключением того, что результат дизъюнкции, полученный на элементе ИЛИ 32, проходит через элемент И-НЕ 34 и далее через трехстабильное ИЛИ 36 на выход 10.j. Для этого триггер 31 в выходном узле 6.j устанавливается в единичное состояние. Возможны другие способы задания операций эквивалентности и “ИСКЛЮЧАЮЩЕЕ ИЛИ”. Они указаны в таблице 2.

За счет установки триггеров 21 и 22 в узлах выделения команд 1.i и триггера 31 в соответствующем выходном узле 6.j в определенные состояния и использования свойств промежуточных шин в исполнении операции поразрядной конъюнкции, представленное устройство выполняет аналогичные логические операции над потоками информации, число которых больше двух, но не больше n с последующей передачей результата на выход 10.j через элемент ИЛИ 32.

Передача информационного сообщения прекращается после снятия сигнала с входа 12 матричного коммутатора.

Предлагаемое устройство обеспечивает расширение функциональных возможностей матричного коммутатора, снижение общего времени настройки (перепрограммирования).