логический вычислитель

Формула изобретения

Логический вычислитель для воспроизведения простых симметричных функций, зависящих от n аргументов, состоящий из n-1 вычислительных ячеек, каждая из которых содержит по одному элементу И и ИЛИ, отличающийся тем, что в него дополнительно введена аналогичная упомянутым n-я вычислительная ячейка и в каждую вычислительную ячейку дополнительно введен D-триггер, неинвертирующий выход которого соединен с вторым входом элемента И, подключенного выходом к первому входу элемента ИЛИ, второй вход которого соединен с входом данных D-триггера, подключенного тактовым входом к управляющему входу вычислительной ячейки, первый, второй информационные входы и выход которой образованы соответственно первым входом элемента И, вторым входом и выходом элемента ИЛИ, выход каждой предыдущей вычислительной ячейки соединен с вторым информационным входом последующей вычислительной ячейки, а выход n-й вычислительной ячейки является выходом логического вычислителя, первый и второй настроечные входы которого образованы соответственно вторым информационным входом первой вычислительной ячейки и объединенными управляющими входами всех вычислительных ячеек.

Описание изобретения к патенту

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические вычислители (см., например, рис.1 в статье Музыченко О.Н. Однородные и регулярные структуры для реализации симметричных функций алгебры логики// Автоматика и телемеханика. 1998. №4. С.152-165), которые содержат вычислительные ячейки и реализуют любую из n пороговых равновесных функций, зависящих от n аргументов - входных двоичных сигналов х₁,... ,x_n {0,1}. Отметим, что в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974 (см. стр.126) эти функции называются простыми симметричными. Именно это название применяется далее.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических вычислителей, относится не полная регулярность (повторяемость) связей между вычислительными ячейками.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является, принятый за прототип, логический вычислитель (рис.2 в статье Музыченко О.Н. Однородные и регулярные структуры для реализации симметричных функций алгебры логики// Автоматика и телемеханика. 1998. №4. С.152-165), который содержит n-1 вычислительных ячеек и реализует любую из n простых симметричных функций, зависящих от n аргументов - входных двоичных сигналов x₁,... ,x_n {0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится не полная регулярность межъячеечных связей.

Техническим результатом изобретения является упрощение устройства за счет обеспечения полной регулярности связей между вычислительными ячейками.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом вычислителе, содержащем n-1 вычислительных ячеек, каждая из которых содержит по одному элементу “И” и “ИЛИ”, особенность заключается в том, что в него дополнительно введена аналогичная упомянутым n-я вычислительная ячейка и в каждую вычислительную ячейку дополнительно введен D-триггер, неинвертирующий выход которого соединен с вторым входом элемента “И”, подключенного выходом к первому входу элемента “ИЛИ”, второй вход которого соединен с входом данных D-триггера, подключенного тактовым входом к управляющему входу вычислительной ячейки, первый, второй информационные входы и выход которой образованы соответственно первым входом элемента “И”, вторым входом и выходом элемента “ИЛИ”, выход каждой предыдущей вычислительной ячейки соединен с вторым информационным входом последующей вычислительной ячейки, а выход n-й вычислительной ячейки является выходом логического вычислителя, первый и второй настроечные входы которого образованы соответственно вторым информационным входом первой вычислительной ячейки и объединенными управляющими входами всех вычислительных ячеек.

На фиг.1 и фиг.2 представлены соответственно схема предлагаемого логического вычислителя и временные диаграммы управляющих сигналов.

Логический вычислитель содержит n вычислительных ячеек 1₁,... ,1_n. Каждая вычислительная ячейка содержит D-триггер 2, элемент “И” 3 и элемент “ИЛИ” 4, причем неинвертирующий выход D-триггера 2 соединен с вторым входом элемента 3, подключенного выходом к первому входу элемента 4, второй вход которого соединен с входом данных D-триггера 2, подключенного тактовым входом к управляющему входу вычислительной ячейки, первый, второй информационные входы и выход которой образованы соответственно первым входом элемента 3, вторым входом и выходом элемента 4. Выход каждой предыдущей вычислительной ячейки соединен с вторым информационным входом последующей вычислительной ячейки, а выход ячейки 1_n является выходом логического вычислителя, первый и второй настроечные входы которого образованы соответственно вторым информационным входом ячейки 1₁ и объединенными управляющими входами всех вычислительных ячеек.

Работа предлагаемого логического вычислителя осуществляется следующим образом. На первые информационные входы вычислительных ячеек 1₁,... ,1_n и первый, второй настроечные входы вычислителя подаются соответственно двоичные сигналы х ₁,... ,x_n {0,1} и y₁,y₂ {0,1} (фиг.2). Тогда сигнал на выходе ячейки 1 _i будет определяться рекуррентным выражением

где есть номер момента времени t_j (фиг.2); W_(i-1)0 =1; W_0j=0. Период Т сигнала y₂ должен удовлетворять условию T> t, где t= t_Тр+ t_И+n t_или, а t_Тр, t_и и t_или есть длительности задержек, вносимых соответственно D-триггером 2, элементами 3 и 4. Длительность высокого уровня сигнала y₁ определяется суммой t^*+ t^**, где t^* n t_или; t** t_Тр+ t_и. В представленной ниже таблице приведены значения выражения (1) при n=4.

W11=x1	W21=x1 x2	W31=x1 x2 x3	W41=x1 x2 x3 x4
W12=0	W22=x1x 2	W32=x 1x2 x1x 3 x2x 3	W42=x 1x2 x1x 3 x1x 4 x2x 3 x2x 4 x3x 4
W13 =0	W23=0	W33=x1x 2x3	W 43=x1x2x 3 x1x 2x4 x1x 3x4 x2x 3x4
W14=0	W 24=0	W34=0	W44=x1 x2x3x 4

Таким образом, предлагаемый логический вычислитель на своем выходе воспроизводит функцию

где ₁,... , _n есть простые симметричные функции (см. стр.126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974). Согласно (2) и фиг.2 настройка вычислителя (фиг.1) на воспроизведение функции _j осуществляется соответствующим количеством j импульсов сигнала y₂. При этом из фиг.1 видно, что все ячейки вычислителя одинаковым образом соединены между собой.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический вычислитель воспроизводит любую из n простых симметричных функций, зависящих от n аргументов - входных двоичных сигналов, и обладает в отличие от прототипа полной регулярностью межъячеечных связей.