устройство для передачи данных

Формула изобретения

1. Устройство для передачи данных, содержащее подключенные к противоположным сторонам линии связи блок передачи данных и блок приема данных, блок передачи данных содержит скремблер, содержащий генератор псевдослучайной последовательности битов, первый элемент Исключающее ИЛИ и первый усилитель, генератор псевдослучайной последовательности битов содержит первый сдвиговый регистр и второй элемент Исключающее ИЛИ, входы которого подключены к выходам первого сдвигового регистра, а выход - к первому входу первого элемента Исключающее ИЛИ и к входу последовательных данных первого сдвигового регистра, вход синхронизации которого является входом синхронизации скремблера, второй вход первого элемента Исключающее ИЛИ является входом данных скремблера, выход первого усилителя подключен к линии связи, блок приема данных содержит дескремблер, содержащий генератор с фазовой автоподстройкой частоты, второй сдвиговый регистр, третий и четвертый элементы Исключающее ИЛИ и второй усилитель, вход которого подключен к линии связи, а выход - к входу генератора с фазовой автоподстройкой частоты, выход которого является выходом синхронизации дескремблера, выходы второго сдвигового регистра соединены с входами третьего элемента Исключающее ИЛИ, выход которого подключен к первому входу четвертого элемента Исключающее ИЛИ, отличающееся тем, что блок передачи данных дополнительно содержит блок мультиплексирования данных, первый вход данных и первый выход синхронизации которого являются входом данных и первым выходом синхронизации первого канала, второй вход данных и второй выход синхронизации блока мультиплексирования данных являются входом данных и первым выходом синхронизации второго канала, скремблер дополнительно содержит третий сдвиговый регистр, первый дешифратор, первый триггер и первый инвертор, выход которого подключен к входу синхронизации первого триггера, вход первого инвертора соединен с входами синхронизации первого и третьего сдвиговых регистров, а также с третьим выходом синхронизации блока мультиплексирования данных, управляющий вход первого сдвигового регистра соединен с выходом первого дешифратора и с входом коррекции блока мультиплексирования данных, выход мультиплексированных данных которого соединен с входом данных скремблера, вход последовательных данных третьего сдвигового регистра соединен с выходом первого элемента Исключающее ИЛИ и с входом данных первого триггера, выход которого соединен с входом первого усилителя, остальные выходы первого дешифратора соединены с входами параллельных данных первого сдвигового регистра, входы первого дешифратора соединены с выходами третьего сдвигового регистра, блок приема данных дополнительно содержит блок демультиплексирования данных, первый выход данных и первый выход синхронизации которого являются выходом данных и вторым выходом синхронизации первого канала, второй выход данных и второй выход синхронизации блока демультиплексирования данных являются выходом данных и вторым выходом синхронизации второго канала, дескремблер дополнительно содержит четвертый сдвиговый регистр, второй дешифратор, второй и третий триггеры и второй инвертор, выход которого подключен к входу синхронизации второго триггера и к входам синхронизации второго и четвертого сдвиговых регистров, управляющий вход второго сдвигового регистра соединен с выходом второго дешифратора и с входом коррекции блока демультиплексирования данных, вход данных которого соединен с выходом третьего триггера, а вход синхронизации - с выходом синхронизации дескремблера, вход последовательных данных четвертого сдвигового регистра соединен со вторым входом четвертого элемента Исключающее ИЛИ и с выходом второго триггера, вход данных которого соединен с выходом второго усилителя, входы параллельных данных второго сдвигового регистра соединены с остальными выходами второго дешифратора, входы которого соединены с выходами четвертого сдвигового регистра, вход последовательных данных второго сдвигового регистра соединен с первым входом четвертого элемента Исключающее ИЛИ, выход которого соединен с входом данных третьего триггера, вход синхронизации которого соединен с выходом синхронизации дескремблера и с входом второго инвертора.

2. Устройство для передачи данных по п.1, отличающееся тем, что блок мультиплексирования данных содержит генератор импульсов, инвертор, элемент И, первый - четвертый триггеры и мультиплексор, входы данных которого являются первым и вторым входами данных блока мультиплексирования, а управляющий вход соединен с нулевым выходом четвертого триггера и является вторым выходом синхронизации блока мультиплексирования, первый выход синхронизации блока мультиплексирования соединен с выходом четвертого триггера, вход синхронизации которого соединен с входом синхронизации третьего триггера, с выходом генератора импульсов и с входом инвертора и является третьим выходом синхронизации блока мультиплексирования, выход третьего триггера является выходом мультиплексированных данных блока мультиплексирования, вход данных первого триггера соединен с первым входом элемента И и является входом коррекции блока мультиплексирования, второй вход элемента И соединен с выходом первого триггера, вход синхронизации которого соединен с входом синхронизации второго триггера и с выходом инвертора, нулевой выход второго триггера соединен с его входом данных, а его вход установки нуля - с выходом элемента И, выход мультиплексора соединен с входом данных третьего триггера, выход второго триггера соединен с входом данных четвертого триггера.

3. Устройство для передачи данных по п.1, отличающееся тем, что блок демультиплексирования данных содержит первый - седьмой триггеры, инвертор и элемент И, вход инвертора соединен с входами синхронизации третьего и шестого триггеров и является входом синхронизации блока демультиплексирования, выход инвертора соединен с входами синхронизации первого, второго и седьмого триггеров, входы данных четвертого и пятого триггеров соединены и являются входом данных блока демультиплексирования, вход данных первого триггера является входом коррекции блока демультиплексирования, выходы четвертого и пятого триггеров являются первым и вторым выходами данных блока демультиплексирования соответственно, вход синхронизации четвертого триггера соединен с нулевым выходом седьмого триггера и является первым выходом синхронизации блока демультиплексирования, вход синхронизации пятого триггера соединен с выходом седьмого триггера и является вторым выходом синхронизации блока демультиплексирования, нулевой выход первого триггера соединен с первым входом элемента И, второй вход которого соединен с выходом третьего триггера, вход данных которого соединен с выходом первого триггера, вход данных седьмого триггера соединен с выходом шестого триггера, вход данных которого соединен с выходом второго триггера, вход данных которого соединен с его нулевым выходом, а вход установки нуля - с выходом элемента И.

Описание изобретения к патенту

Изобретение относится к электронным схемам общего назначения, в частности к схемам кодирования, декодирования и преобразования данных при их передаче между удаленными друг от друга абонентами.

Известно устройство [1] для передачи данных, содержащее подключенные к противоположным сторонам линии связи блок передачи данных и блок приема данных, блок передачи данных содержит первый и второй элементы Исключающее ИЛИ, первый усилитель и первый сдвиговый регистр, входы второго элемента Исключающее ИЛИ подключены к выходам первого сдвигового регистра, а выход - к первому входу первого элемента Исключающее ИЛИ, вход последовательных данных первого сдвигового регистра соединен с выходом первого элемента Исключающее ИЛИ и с входом первого усилителя, вход синхронизации первого сдвигового регистра является входом синхронизации устройства, второй вход первого элемента Исключающее ИЛИ является входом данных устройства, выход первого усилителя подключен к линии связи, блок приема данных содержит генератор с фазовой автоподстройкой частоты, второй сдвиговый регистр, третий и четвертый элементы Исключающее ИЛИ и второй усилитель, вход которого подключен к линии связи, а выход - к входу генератора с фазовой автоподстройкой частоты, выход которого соединен с входом синхронизации второго сдвигового регистра и является выходом синхронизации устройства, выходы второго сдвигового регистра соединены с входами третьего элемента Исключающее ИЛИ, выход которого подключен к первому входу четвертого элемента Исключающее ИЛИ, выход которого является выходом данных устройства, а второй вход соединен с входом последовательных данных второго сдвигового регистра и с выходом второго усилителя.

В устройстве [1] блоки передачи и приема данных выполняют, соответственно, функции скремблера и дескремблера. Входные данные преобразуются скремблером к виду, при котором их можно рассматривать как псевдослучайные. Дескремблер выполняет обратное преобразование, т.е. восстанавливает исходные данные. Скремблирование данных позволяет заменить длинные последовательности нулей или единиц (и не только эти последовательности) псевдослучайными битами, что исключает возможность потери синхронизации между блоками приема и передачи данных. Кроме того, разравнивается энергетический спектр передаваемого сигнала, что способствует уменьшению уровня перекрестных помех, наводимых на соседние витые пары проводов кабеля линии связи.

Недостатком устройства [1] является размножение ошибок, которые могут возникнуть при передаче сигнала по линии связи. Так, одиночная ошибка преобразуется в троекратную, так как ошибочный бит сначала непосредственно передается на выход данных устройства, а затем, продвигаясь по второму сдвиговому регистру, еще два раза искажает выходные данные.

Известно устройство [2] для передачи данных, содержащее подключенные к противоположным сторонам линии связи блок передачи данных и блок приема данных, блок передачи данных содержит скремблер, содержащий генератор псевдослучайной последовательности битов, первый элемент Исключающее ИЛИ и первый усилитель, генератор псевдослучайной последовательности битов содержит первый сдвиговый регистр и второй элемент Исключающее ИЛИ, входы которого подключены к выходам первого сдвигового регистра, а выход - к первому входу первого элемента Исключающее ИЛИ и к входу последовательных данных первого сдвигового регистра, вход синхронизации которого является входом синхронизации скремблера, второй вход первого элемента Исключающее ИЛИ является входом данных скремблера, выход первого усилителя подключен к линии связи, блок приема данных содержит дескремблер, содержащий генератор с фазовой автоподстройкой частоты, второй сдвиговый регистр, третий и четвертый элементы Исключающее ИЛИ и второй усилитель, вход которого подключен к линии связи, а выход - к входу генератора с фазовой автоподстройкой частоты, выход которого является выходом синхронизации дескремблера, выходы второго сдвигового регистра соединены с входами третьего элемента Исключающее ИЛИ, выход которого подключен к первому входу четвертого элемента Исключающее ИЛИ.

В устройстве [2] сдвиговый регистр блока приема данных (дескремблера) логически изолирован от линии связи, поэтому не происходит размножения ошибок, поступающих из линии.

Устройство [2] имеет два недостатка.

Первый недостаток состоит в том, что для поддержания синхронной работы сдвиговых регистров скремблера и дескремблера (в случае нарушения синхронизации устройства или при его начальном включении) необходимо периодически прерывать передачу полезных данных и передавать по линии связи служебные информационные кадры, содержащие достаточно длинные цепочки синхронизирующих битов. Это уменьшает эффективную скорость передачи данных по линии, усложняет протокол обмена и требует значительного времени ожидания дескремблером служебного кадра в случае потери синхронизации. В течение этого времени передача данных невозможна.

Второй недостаток - отсутствие аппаратных средств разграничения битов, принадлежащих разным каналам, при их мультиплексированной передаче по линии связи. Данные от разных каналов могут упаковываться в кадры или иные структурные единицы, такие как байты. Например, данные первого канала размещаются на четных позициях байта, а данные второго - на нечетных. Для указания границ между байтами в битовый поток данных необходимо вводить избыточные биты, что снижает скорость передачи. Например, согласно пат. заявке США US 2002 0191721 A1, к каждому байту в битовом потоке добавляется бит разграничения, полученный от генератора псевдослучайной последовательности битов. Устройство-приемник данных обнаруживает биты разграничения благодаря их устойчивому совпадению с эталонной псевдослучайной последовательностью битов. Другой способ разграничения байтов в битовом потоке данных (пат. США №6011808) также предусматривает добавление бита разграничения к каждому байту. Этот бит формируется дублированием и инвертированием нулевого бита передаваемого байта. В результате начало байта сопровождается передачей комбинаций битов 01 или 10. Устройство-приемник данных обнаруживает биты разграничения и нулевые биты данных благодаря их статистически устойчивому совпадению с кодами 01 или 10. Оба способа введения битов разграничения неэкономичны - на каждые восемь битов данных приходится вводить один служебный бит.

Оба отмеченных выше недостатка снижают скорость передачи данных через устройство [2].

Цель изобретения - повышение скорости передачи данных через устройство.

Цель достигается тем, что в устройстве для передачи данных, содержащем подключенные к противоположным сторонам линии связи блок передачи данных и блок приема данных, блок передачи данных содержит скремблер, содержащий генератор псевдослучайной последовательности битов, первый элемент Исключающее ИЛИ и первый усилитель, генератор псевдослучайной последовательности битов содержит первый сдвиговый регистр и второй элемент Исключающее ИЛИ, входы которого подключены к выходам первого сдвигового регистра, а выход - к первому входу первого элемента Исключающее ИЛИ и к входу последовательных данных первого сдвигового регистра, вход синхронизации которого является входом синхронизации скремблера, второй вход первого элемента Исключающее ИЛИ является входом данных скремблера, выход первого усилителя подключен к линии связи, блок приема данных содержит дескремблер, содержащий генератор с фазовой автоподстройкой частоты, второй сдвиговый регистр, третий и четвертый элементы Исключающее ИЛИ и второй усилитель, вход которого подключен к линии связи, а выход - к входу генератора с фазовой автоподстройкой частоты, выход которого является выходом синхронизации дескремблера, выходы второго сдвигового регистра соединены с входами третьего элемента Исключающее ИЛИ, выход которого подключен к первому входу четвертого элемента Исключающее ИЛИ. Блок передачи данных дополнительно содержит блок мультиплексирования данных, первый вход данных и первый выход синхронизации которого являются входом данных и первым выходом синхронизации первого канала, второй вход данных и второй выход синхронизации блока мультиплексирования данных являются входом данных и первым выходом синхронизации второго канала, скремблер дополнительно содержит третий сдвиговый регистр, первый дешифратор, первый триггер и первый инвертор, выход которого подключен к входу синхронизации первого триггера, вход первого инвертора соединен с входами синхронизации первого и третьего сдвиговых регистров, а также с третьим выходом синхронизации блока мультиплексирования данных, управляющий вход первого сдвигового регистра соединен с выходом первого дешифратора и с входом коррекции блока мультиплексирования данных, выход мультиплексированных данных которого соединен с входом данных скремблера, вход последовательных данных третьего сдвигового регистра соединен с выходом первого элемента Исключающее ИЛИ и с входом данных первого триггера, выход которого соединен с входом первого усилителя, входы параллельных данных первого сдвигового регистра соединены с выходами первого дешифратора, входы которого соединены с выходами третьего сдвигового регистра, блок приема данных дополнительно содержит блок демультиплексирования данных, первый выход данных и первый выход синхронизации которого являются выходом данных и вторым выходом синхронизации первого канала, второй выход данных и второй выход синхронизации блока демультиплексирования данных являются выходом данных и вторым выходом синхронизации второго канала, дескремблер дополнительно содержит четвертый сдвиговый регистр, второй дешифратор, второй и третий триггеры и второй инвертор, выход которого подключен к входу синхронизации второго триггера и к входам синхронизации второго и четвертого сдвиговых регистров, управляющий вход второго сдвигового регистра соединен с выходом второго дешифратора и с входом коррекции блока демультиплексирования данных, вход данных которого соединен с выходом третьего триггера, а вход синхронизации - с выходом синхронизации дескремблера, вход последовательных данных четвертого сдвигового регистра соединен со вторым входом четвертого элемента Исключающее ИЛИ и с выходом второго триггера, вход данных которого соединен с выходом второго усилителя, входы параллельных данных второго сдвигового регистра соединены с выходами второго дешифратора, входы которого соединены с выходами четвертого сдвигового регистра, вход последовательных данных второго сдвигового регистра соединен с первым входом четвертого элемента Исключающее ИЛИ, выход которого соединен с входом данных третьего триггера, вход синхронизации которого соединен с выходом синхронизации дескремблера и с входом второго инвертора.

Блок мультиплексирования данных содержит генератор импульсов, инвертор, элемент И, первый-четвертый триггеры и мультиплексор, входы данных которого являются первым и вторым входами данных блока, а управляющий вход соединен с нулевым выходом четвертого триггера и является вторым выходом синхронизации блока, первый выход синхронизации блока соединен с выходом четвертого триггера, вход синхронизации которого соединен с входом синхронизации третьего триггера, с выходом генератора импульсов и с входом инвертора и является третьим выходом синхронизации блока, выход третьего триггера является выходом мультиплексированных данных блока, вход данных первого триггера соединен с первым входом элемента И и является входом коррекции блока, второй вход элемента И соединен с выходом первого триггера, вход синхронизации которого соединен с входом синхронизации второго триггера и с выходом инвертора, нулевой выход второго триггера соединен с его входом данных, а его вход установки нуля - с выходом элемента И, выход мультиплексора соединен с входом данных третьего триггера, выход второго триггера соединен с входом данных четвертого триггера.

Блок демультиплексирования данных содержит первый-седьмой триггеры, инвертор и элемент И, вход инвертора соединен с входами синхронизации третьего и шестого триггеров и является входом синхронизации блока, выход инвертора соединен с входами синхронизации первого, второго и седьмого триггеров, входы данных четвертого и пятого триггеров соединены и являются входом данных блока, вход данных первого триггера является входом коррекции блока, выходы четвертого и пятого триггеров являются первым и вторым выходами данных блока, вход синхронизации четвертого триггера соединен с нулевым выходом седьмого триггера и является первым выходом синхронизации блока, вход синхронизации пятого триггера соединен с выходом седьмого триггера и является вторым выходом синхронизации блока, нулевой выход первого триггера соединен с первым входом элемента И, второй вход которого соединен с выходом третьего триггера, вход данных которого соединен с выходом первого триггера, вход данных седьмого триггера соединен с выходом шестого триггера, вход данных которого соединен с выходом второго триггера, вход данных которого соединен с его нулевым выходом, а вход установки нуля - с выходом элемента И.

На фиг.1, а и б представлены функциональная схема известного генератора псевдослучайной последовательности битов и таблица - указатель точек подключения цепи обратной связи этого генератора; на фиг.2 - функциональная схема известного устройства [1] для передачи данных; на фиг.3 - функциональная схема известного устройства [2] для передачи данных; на фиг.4 - функциональная схема предлагаемого устройства для передачи данных; на фиг.5 -функциональная схема блока мультиплексирования данных предлагаемого устройства; на фиг.6 - функциональная схема блока демультиплексирования данных предлагаемого устройства; на фиг.7, а-в - таблица состояний генератора псевдослучайной последовательности битов, диаграмма состояний этого генератора и пример кодовой ситуации, поясняющий работу предлагаемого устройства; на фиг.8 - временные диаграммы работы скремблера предлагаемого устройства; на фиг.9 - временные диаграммы работы дескремблера предлагаемого устройства; на фиг.10-фиг.18 - временные диаграммы, поясняющие процесс передачи данных предлагаемым устройством в разных кодовых ситуациях.

Генератор 1 псевдослучайной последовательности битов (фиг.1, а) содержит сдвиговый регистр 2, выходы разрядов М и N которого соединены с входами элемента Исключающее ИЛИ 3, выход которого соединен с входом последовательных данных сдвигового регистра 2 и является выходом 4 генератора 1 псевдослучайной последовательности битов, вход 5 синхронизации сдвигового регистра 2 является входом синхронизации генератора 1 псевдослучайной последовательности битов. Направление сдвига данных в регистре 2 показано стрелкой 6. Номера разрядов М и N регистра 2 выбираются из приведенной на фиг.1, б таблицы 7 - указателя точек подключения цепи обратной связи.

Известное [1] устройство 8 для передачи данных (фиг.2) содержит подключенные к противоположным сторонам линии связи 9 блок 10 передачи данных (скремблер) и блок 11 приема данных (дескремблер), блок 10 передачи данных содержит первый 12 и второй 13 элементы Исключающее ИЛИ, первый 14 усилитель и первый 15 сдвиговый регистр, входы второго 13 элемента Исключающее ИЛИ подключены к выходам первого 15 сдвигового регистра, а выход - к первому входу первого 12 элемента Исключающее ИЛИ, вход последовательных данных первого 15 сдвигового регистра соединен с выходом первого 12 элемента Исключающее ИЛИ и с входом первого 14 усилителя, вход синхронизации первого 15 сдвигового регистра является входом 16 синхронизации устройства, второй вход первого 12 элемента Исключающее ИЛИ является входом 17 данных устройства, выход первого 14 усилителя подключен к линии связи 9, блок 11 приема данных содержит генератор 18 с фазовой автоподстройкой частоты, второй 19 сдвиговый регистр, третий 20 и четвертый 21 элементы Исключающее ИЛИ и второй 22 усилитель, вход которого подключен к линии связи 9, а выход - к входу генератора 18 с фазовой автоподстройкой частоты, выход которого соединен с входом синхронизации второго 19 сдвигового регистра и является выходом 23 синхронизации устройства, выходы второго 19 сдвигового регистра соединены с входами третьего 20 элемента Исключающее ИЛИ, выход которого подключен к первому входу четвертого 21 элемента Исключающее ИЛИ, выход которого является выходом 24 данных устройства, а второй вход соединен с входом последовательных данных второго 19 сдвигового регистра и с выходом второго 22 усилителя. Направления сдвига данных в регистрах 15 и 19 показаны стрелками 25. Внешний источник 26 данных (например, первый компьютер) подключен к входам 16 и 17 устройства 8. Внешний приемник 27 данных (например, второй компьютер) подключен к выходам 23 и 24 устройства 8.

Известное [2] устройство 28 для передачи данных (фиг.3) содержит подключенные к противоположным сторонам линии связи 29 блок 30 передачи данных (скремблер) и блок 31 приема данных (дескремблер), блок 30 передачи данных содержит генератор 32 псевдослучайной последовательности битов, первый 33 элемент Исключающее ИЛИ и первый 34 усилитель, генератор 32 псевдослучайной последовательности битов содержит первый 35 сдвиговый регистр и второй 36 элемент Исключающее ИЛИ, входы которого подключены к выходам первого 35 сдвигового регистра, а выход - к первому входу первого 33 элемента Исключающее ИЛИ и к входу последовательных данных первого 35 сдвигового регистра, вход синхронизации которого является входом 37 синхронизации скремблера 30, второй вход первого элемента Исключающее ИЛИ является входом 38 данных скремблера 30, выход первого 34 усилителя подключен к линии связи 29, блок 31 приема данных (дескремблер) содержит генератор 39 с фазовой автоподстройкой частоты, второй 40 сдвиговый регистр, третий 41 и четвертый 42 элементы Исключающее ИЛИ и второй 43 усилитель, вход которого подключен к линии связи 29, а выход - к входу генератора 39 с фазовой автоподстройкой частоты, выход которого является выходом 44 синхронизации дескремблера 31, выходы второго сдвигового регистра 40 соединены с входами третьего 41 элемента Исключающее ИЛИ, выход которого подключен к первому входу четвертого 42 элемента Исключающее ИЛИ.

В блоке 30 передачи данных выход первого 33 элемента Исключающее ИЛИ соединен с входом первого 34 усилителя. Блок 31 приема данных содержиттакже мультиплексор 45, выход которого соединен с входом последовательных данных регистра 40, а управляющий вход является управляющим входом 46 устройства 28. Первый вход данных мультиплексора 45 соединен с первым входом четвертого 42 элемента Исключающее ИЛИ. Второй вход данных мультиплексора 45 соединен со вторым входом четвертого 42 элемента Исключающее ИЛИ и с выходом второго 43 усилителя. Выход четвертого 42 элемента Исключающее ИЛИ является выходом 47 данных устройства 28. Вход синхронизации регистра 40 соединен с выходом 44 синхронизации устройства 28. Направления сдвига данных в регистрах 35 и 40 показаны стрелками 48. Внешний источник 49 данных (например, первый компьютер) подключен к входам 37 и 38 устройства 28. Внешний приемник 50 данных (например, второй компьютер) подключен к выходам 44 и 47 и к входу 46 устройства 28.

Предлагаемое устройство для передачи данных (фиг.4) содержит подключенные к противоположным сторонам линии связи 51 блок 52 передачи данных и блок 53 приема данных, блок 52 передачи данных содержит скремблер 54, содержащий генератор 55 псевдослучайной последовательности битов, первый 56 элемент Исключающее ИЛИ и первый 57 усилитель, генератор 55 псевдослучайной последовательности битов содержит первый 58 сдвиговый регистр и второй 59 элемент Исключающее ИЛИ, входы которого подключены к выходам первого 58 сдвигового регистра, а выход - к первому входу первого 56 элемента Исключающее ИЛИ и к входу последовательных данных первого 58 сдвигового регистра, вход синхронизации которого является входом 60 синхронизации скремблера, второй вход первого элемента Исключающее ИЛИ является входом 61 данных скремблера, выход первого 57 усилителя подключен к линии связи 51, блок 53 приема данных содержит дескремблер 62, содержащий генератор 63 с фазовой автоподстройкой частоты, второй 64 сдвиговый регистр, третий 65 и четвертый 66 элементы Исключающее ИЛИ и второй 67 усилитель, вход которого подключен к линии связи 51, а выход - к входу генератора 63 с фазовой автоподстройкой частоты, выход которого является выходом 68 синхронизации дескремблера 62, выходы второго 64 сдвигового регистра соединены с входами третьего 65 элемента Исключающее ИЛИ, выход которого подключен к первому входу четвертого 66 элемента Исключающее ИЛИ.

Блок 52 передачи данных содержит также блок 69 мультиплексирования данных, первый вход 70 данных и первый выход 71 синхронизации которого являются входом данных и первым выходом синхронизации первого канала, второй вход 72 данных и второй выход 73 синхронизации блока 69 мультиплексирования данных являются входом данных и первым выходом синхронизации второго канала, скремблер 54 дополнительно содержит третий 74 сдвиговый регистр, первый 75 дешифратор, первый 76 триггер и первый 77 инвертор, выход которого подключен к входу синхронизации первого 76 триггера, вход первого 77 инвертора соединен с входами синхронизации первого 58 и третьего 74 сдвиговых регистров, а также с третьим выходом синхронизации блока 69 мультиплексирования данных, управляющий вход первого 58 сдвигового регистра соединен с выходом первого 75 дешифратора и с входом 78 коррекции блока 69 мультиплексирования данных, выход мультиплексированных данных которого соединен с входом 61 данных скремблера, вход последовательных данных третьего 74 сдвигового регистра соединен с выходом первого 56 элемента Исключающее ИЛИ и с входом данных первого 76 триггера, выход которого соединен с входом первого 57 усилителя, входы 79 параллельных данных первого 58 сдвигового регистра соединены с выходами первого 75 дешифратора, входы которого соединены с выходами третьего 74 сдвигового регистра.

Блок 53 приема данных содержит также блок 80 демультиплексирования данных, первый 81 выход данных и первый 82 выход синхронизации которого являются выходом данных и вторым выходом синхронизации первого канала, второй 83 выход данных и второй 84 выход синхронизации блока 80 демультиплексирования данных являются выходом данных и вторым выходом синхронизации второго канала, дескремблер 62 дополнительно содержит четвертый 85 сдвиговый регистр, второй 86 дешифратор, второй 87 и третий 88 триггеры и второй 89 инвертор, выход которого подключен к входу синхронизации второго 87 триггера и к входам синхронизации второго 64 и четвертого 85 сдвиговых регистров, управляющий вход второго 64 сдвигового регистра соединен с выходом второго 86 дешифратора и с входом 90 коррекции блока 80 демультиплексирования данных, вход 91 данных которого соединен с выходом третьего 88 триггера, а вход синхронизации - с выходом 68 синхронизации дескремблера, вход последовательных данных четвертого 85 сдвигового регистра соединен со вторым входом четвертого 66 элемента Исключающее ИЛИ и с выходом второго 87 триггера, вход данных которого соединен с выходом второго 67 усилителя, входы 92 параллельных данных второго 64 сдвигового регистра соединены с выходами второго 86 дешифратора, входы которого соединены с выходами четвертого 85 сдвигового регистра, вход последовательных данных второго 64 сдвигового регистра соединен с первым входом четвертого 66 элемента Исключающее ИЛИ, выход которого соединен с входом данных третьего 88 триггера, вход синхронизации которого соединен с выходом 68 синхронизации дескремблера 62 и с входом второго 89 инвертора. Стрелки 93 показывают направления сдвига данных в регистрах 58, 64, 74 и 85.

Блок 69 мультиплексирования данных (фиг.5) содержит генератор 94 импульсов, инвертор 95, элемент И 96, первый 97, второй 98, третий 99, четвертый 100 триггеры и мультиплексор 101, входы данных которого являются первым 70 и вторым 72 входами данных блока 69, а управляющий вход соединен с нулевым выходом четвертого 100 триггера и является вторым 73 выходом синхронизации блока 69, первый 71 выход синхронизации блока 69 соединен с выходом четвертого 100 триггера, вход синхронизации которого соединен с входом синхронизации третьего 99 триггера, с выходом генератора 94 импульсов и с входом инвертора 95 и является третьим 60 выходом синхронизации блока 69, выход третьего 99 триггера является выходом 61 мультиплексированных данных блока 69, вход данных первого 97 триггера соединен с первым входом элемента И 96 и является входом 78 коррекции блока 69, второй вход элемента И 96 соединен с выходом первого 97 триггера, вход синхронизации которого соединен с входом синхронизации второго 98 триггера и с выходом инвертора 95, нулевой выход второго 98 триггера соединен с его входом данных, а его вход установки нуля - с выходом элемента И 96, выход мультиплексора 101 соединен с входом данных третьего 99 триггера, выход второго 98 триггера соединен с входом данных четвертого 100 триггера.

Блок 80 демультиплексирования данных (фиг.6) содержит первый 102, второй 103, третий 104, четвертый 105, пятый 106, шестой 107, седьмой 108 триггеры, инвертор 109 и элемент И 110, вход инвертора 109 соединен с входами синхронизации третьего 104 и шестого 107 триггеров и является входом синхронизации блока, выход инвертора 109 соединен с входами синхронизации первого 102, второго 103 и седьмого 108 триггеров, входы данных четвертого 105 и пятого 106 триггеров соединены и являются входом 91 данных блока 80, вход данных первого 102 триггера является входом 90 коррекции блока 80, выходы четвертого 105 и пятого 106 триггеров являются первым 81 и вторым 83 выходами данных блока 80, вход синхронизации четвертого 105 триггера соединен с нулевым выходом седьмого 108 триггера и является первым 82 выходом синхронизации блока 80, вход синхронизации пятого 106 триггера соединен с выходом седьмого 108 триггера и является вторым 84 выходом синхронизации блока 80, нулевой выход первого 102 триггера соединен с первым входом элемента И 110, второй вход которого соединен с выходом третьего 104 триггера, вход данных которого соединен с выходом первого 102 триггера, вход данных седьмого 108 триггера соединен с выходом шестого 107 триггера, вход данных которого соединен с выходом второго 103 триггера, вход данных которого соединен с его нулевым выходом, а вход установки нуля - с выходом элемента И 110.

В таблице 111 (фиг.7, а) представлен список состояний генератора 55 псевдослучайной последовательности битов; диаграмма 112 состояний этого генератора (фиг.7, б) отражает перемещение указателя 113 текущего состояния по кольцевому пути; линии 114 и 115 разделяют диаграмму на четыре сектора. В таблице 116 (фиг.7, в) приведен пример кодовой ситуации, поясняющий работу предлагаемого устройства.

Временные диаграммы 117 и 118 (фиг.8) соответствуют сигналам на входах 60 и 61 скремблера 54; диаграмма 119 - сигналу на выходе элемента Исключающее ИЛИ 59; диаграмма 120 - сигналу на выходе элемента Исключающее ИЛИ 56; диаграмма 121 - сигналам на выходах регистра 74; диаграмма 122 - сигналу на управляющем входе P/S регистра 58 (точка 78); диаграмма 123 - состояниям генератора 55 псевдослучайной последовательности битов; диаграмма 124 - сигналу на входе усилителя 57.

Временная диаграмма 125 (фиг.9) соответствуют сигналу на выходе усилителя 67; диаграмма 126 - сигналу на выходе инвертора 89; диаграмма 127 - сигналу на выходе триггера 87; диаграмма 128 - сигналам на выходах регистра 85; диаграмма 129 - сигналу на управляющем входе P/S* регистра 64 (точка 90); диаграмма 130 - состояниям регистра 64 генератора псевдослучайной последовательности битов дескремблера 62; диаграмма 131 - сигналу на выходе элемента Исключающее ИЛИ 65; диаграмма 132 - сигналу на выходе элемента Исключающее ИЛИ 66; диаграмма 133 - сигналу на входе инвертора 89; диаграмма 134 - сигналу на выходе 91 дескремблера 62.

Временные диаграммы 135 и 136 (фиг.10) соответствуют сигналам на входе и выходе инвертора 95 (фиг.5); диаграммы 137 и 138 - сигналам на входе данных и выходе триггера 97; диаграммы 139 и 140 - сигналам на входе установки нуля и выходе триггера 98; диаграммы 141 и 142 - сигналам в точках 71 и 70; диаграммы 143 и 144 - сигналам в точках 73 и 72; диаграммы 145 и 146 -сигналам на входе данных и выходе триггера 99; диаграмма 147 - сигналу на выходе триггера 76 (фиг.4).

Временные диаграммы 148 и 149 (фиг.11) соответствуют сигналам на входе и выходе инвертора 95 (фиг.5); диаграммы 150 и 151 - сигналам на входе данных и выходе триггера 97; диаграммы 152 и 153 - сигналам на входе установки нуля и выходе триггера 98; диаграммы 154 и 155 - сигналам в точках 71 и 70; диаграммы 156 и 157 - сигналам в точках 73 и 72; диаграммы 158 и 159 - сигналам на входе данных и выходе триггера 99; диаграмма 160 - сигналу на выходе триггера 76 (фиг.4).

Временные диаграммы 161 и 162 (фиг.12) соответствуют сигналам на входе и выходе инвертора 95 (фиг.5); диаграммы 163 и 164 - сигналам на входе данных и выходе триггера 97; диаграммы 165 и 166 - сигналам на входе установки нуля и выходе триггера 98; диаграммы 167 и 168 - сигналам в точках 71 и 70; диаграммы 169 и 170 - сигналам в точках 73 и 72; диаграммы 171 и 172 - сигналам на входе данных и выходе триггера 99; диаграмма 173 - сигналу на выходе триггера 76 (фиг.4).

Временные диаграммы 174, 175 и 176 (фиг.13) соответствуют сигналам на входе данных, входе синхронизации и выходе триггера 87 (фиг.4); диаграмма 177 - сигналу во входном разряде регистра 85; диаграммы 178 и 179 - сигналам на входе данных и выходе триггера 102 (фиг.6); диаграммы 180 и 181 - сигналам на выходе триггера 104 и на выходе элемента И 110; диаграммы 182 и 183 - сигналам в регистре 64 и на выходе элемента Исключающее ИЛИ 65; диаграммы 184, 185 и 186 - сигналам на входе данных, входе синхронизации и выходе триггера 88; диаграммы 187 и 188 - сигналам на входе данных и выходе триггера 107; диаграммы 189 и 190 - сигналам в точках 84 и 82; диаграммы 191 и 192 - сигналам в точках 83 и 81.

Временные диаграммы 193, 194 и 195 (фиг.14) соответствуют сигналам на входе данных, входе синхронизации и выходе триггера 87; диаграмма 196 - сигналу во входном разряде регистра 85; диаграммы 197 и 198 - сигналам на 19 входе данных и выходе триггера 102; диаграммы 199 и 200 - сигналам на выходе триггера 104 и на выходе элемента И 110; диаграммы 201 и 202 - сигналам в регистре 64 и на выходе элемента Исключающее ИЛИ 65; диаграммы 203, 204 и 205 - сигналам на входе данных, входе синхронизации и выходе триггера 88; диаграммы 206 и 207 - сигналам на входе данных и выходе триггера 107; диаграммы 208 и 209 - сигналам в точках 84 и 82; диаграммы 210 и 211 - сигналам в точках 83 и 81.

Временные диаграммы 212, 213 и 214 (фиг.15) соответствуют сигналам на входе данных, входе синхронизации и выходе триггера 87; диаграмма 215 - сигналу во входном разряде регистра 85; диаграммы 216 и 217 - сигналам на входе данных и выходе триггера 102; диаграммы 218 и 219 - сигналам на выходе триггера 104 и на выходе элемента И 110; диаграммы 220 и 221 - сигналам в регистре 64 и на выходе элемента Исключающее ИЛИ 65; диаграммы 222, 223 и 224 - сигналам на входе данных, входе синхронизации и выходе триггера 88; диаграммы 225 и 226 - сигналам на входе данных и выходе триггера 107; диаграммы 227 и 228 - сигналам в точках 84 и 82; диаграммы 229 и 230 - сигналам в точках 83 и 81.

Временные диаграммы 231, 232 и 233 (фиг.16) соответствуют сигналам на входе данных, входе синхронизации и выходе триггера 87; диаграмма 234 - сигналу во входном разряде регистра 85; диаграммы 235 и 236 - сигналам на входе данных и выходе триггера 102; диаграммы 237 и 238 - сигналам на выходе триггера 104 и на выходе элемента И 110; диаграммы 239 и 240 - сигналам в регистре 64 и на выходе элемента Исключающее ИЛИ 65; диаграммы 241, 242 и 243 - сигналам на входе данных, входе синхронизации и выходе триггера 88; диаграммы 244 и 245 - сигналам на входе данных и выходе триггера 107; диаграммы 246 и 247 - сигналам в точках 84 и 82; диаграммы 248 и 249 - сигналам в точках 83 и 81.

Временные диаграммы 250, 251 и 252 (фиг.17) соответствуют сигналам на входе данных, входе синхронизации и выходе триггера 87; диаграмма 253 - сигналу во входном разряде регистра 85; диаграммы 254 и 255 - сигналам на входе данных и выходе триггера 102; диаграммы 256 и 257- сигналам на выходе триггера 104 и на выходе элемента И 110; диаграммы 258 и 259 - сигналам в регистре 64 и на выходе элемента Исключающее ИЛИ 65; диаграммы 260, 261 и 262 - сигналам на входе данных, входе синхронизации и выходе триггера 88; диаграммы 263 и 264 - сигналам на входе данных и выходе триггера 107; диаграммы 265 и 266 - сигналам в точках 84 и 82; диаграммы 267 и 268 - сигналам в точках 83 и 81.

Временные диаграммы 269, 270 и 271 (фиг.18) соответствуют сигналам на входе данных, входе синхронизации и выходе триггера 87; диаграмма 272 - сигналу во входном разряде регистра 85; диаграммы 273 и 274 - сигналам на входе данных и выходе триггера 102; диаграммы 275 и 276 - сигналам на выходе триггера 104 и на выходе элемента И 110; диаграммы 277 и 278 - сигналам в регистре 64 и на выходе элемента Исключающее ИЛИ 65; диаграммы 279, 280 и 281 - сигналам на входе данных, входе синхронизации и выходе триггера 88; диаграммы 282 и 283 - сигналам на входе данных и выходе триггера 107; диаграммы 284 и 285 - сигналам в точках 84 и 82; диаграммы 286 и 287 - сигналам в точках 83 и 81.

Ниже приведено краткое описание работы известных устройств [1, 2].

Скремблеры и дескремблеры обычно содержат генераторы псевдослучайных последовательностей битов или фрагменты таких генераторов. Пример построения генератора псевдослучайной последовательности битов приведен на фиг.1 (см. кн. П.Хоровиц, У.Хилл. "Искусство схемотехники": В трех т. - М.: Мир, 1993. - 2 т.). Генератор 1 выполнен на основе сдвигового регистра 2 с логическим элементом Исключающее ИЛИ (XOR) 3 в цепи обратной связи.

В исходном состоянии в регистре 2 присутствует любой ненулевой код (цепь начальной установки регистра не показана). Под действием положительных фронтов синхросигнала CLK на входе 5 этот код циркулирует в генераторе и одновременно видоизменяется. В каждом такте (периоде сигнала CLK) код продвигается в регистре 2 в направлении, указанном стрелкой 6, при этом в освободившийся разряд регистра заносится бит данных с выхода 4. В качестве выхода генератора можно использовать выход элемента Исключающее ИЛИ 3 или выход любого разряда регистра.

В общем случае при использовании М-разрядного регистра 2 цепь обратной связи подключается к разрядам с номерами М и N (М>N). Для того чтобы на выходе генератора формировалась псевдослучайная последовательность битов с периодом повторения, равным 2^M-1, следует выбирать точки подключения цепи обратной связи в соответствии с таблицей 7 (фиг.1, б), которая описывает ряд генераторов различной разрядности. При работе генератора в регистре 2 формируются все возможные М-разрядные коды, за исключением нулевого. (Отметим, что во всех описанных далее устройствах можно применять усовершенствованные генераторы, не имеющие запрещенных состояний, см., например, кн. Шевкопляс Б.В. "Микропроцессорные структуры. Инженерные решения": Справочник. - Дополнение первое. - М.: Радио и связь, 1993. - 256 с.)

Псевдослучайная последовательность битов с периодом повторения, равным 2^M-1, обладает следующими свойствами.

1. В полном цикле (2^M -1 тактов) число лог. 1, формируемых на выходе 4 генератора 1, на единицу больше, чем число лог. 0. Добавочная лог. 1 появляется за счет исключения состояния, при котором в регистре 2 присутствовал бы нулевой код. Это можно интерпретировать так, что вероятности появления лог. 0 и лог. 1 на выходе 4 генератора 1 практически одинаковы.

2. В полном цикле (2^м - 1 тактов) половина серий из последовательных лог. 1 имеет длину 1, одна четвертая серий - длину 2, одна восьмая - длину 3 и т. д. Такими же свойствами обладают и серии из лог. 0 с учетом пропущенного лог. 0. Это говорит о том, что вероятности появления "орлов" и "решек" не зависят от исходов предыдущих "подбрасываний". Поэтому вероятность того, что серия из последовательных лог. 1 или лог. 0 закончится при следующем подбрасывании, равна 1/2.

3. Если последовательность полного цикла (2^M -1 тактов) сравнивать с этой же последовательностью, но циклически сдвинутой на любое число тактов W (W не является нулем или числом, кратным 2^м - 1), то число несовпадений будет на единицу больше, чем число совпадений.

Наиболее распространены две основные схемы устройств для передачи данных (устройств типа "скремблер-дескремблер"): с неизолированными и изолированными (от линии связи) генераторами псевдослучайных последовательностей битов.

В устройстве 8 (фиг.2 [1]) скремблер 10 и дескремблер 11 выполнены с использованием фрагментов рассмотренных ранее генераторов 1 псевдослучайных последовательностей битов (см. фиг.1). В цепь обратной связи генератора на основе сдвигового регистра 15 введен дополнительный элемент Исключающее ИЛИ 12. В дескремблере применен аналогичный генератор на основе сдвигового регистра 19с разомкнутой цепью обратной связи.

Все процессы, протекающие в устройстве 8, синхронизируются от тактового генератора, размещенного во внешнем источнике данных 26 (возможно также его размещение в блоке 10). Тактовый генератор формирует сигнал CLK - непрерывную последовательность тактовых импульсов со скважностью, равной двум. В каждом такте на вход 17 скремблера 10 подается очередной бит передаваемых данных DATA, а в сдвиговом регистре 15 накопленный код продвигается на один разряд вправо (по стрелке 25).

Если предположить, что источник данных 26 посылает в скремблер 10 длинную последовательность лог. 0 (DATA=0), то элемент Исключающее ИЛИ 12 можно рассматривать как повторитель сигнала Y1 с выхода элемента Исключающее ИЛИ 13. В этой ситуации регистр 15 фактически замкнут в кольцо и генерирует точно такую же псевдослучайную последовательность битов, как и в рассмотренной ранее схеме генератора 1 (фиг.1). Если от источника данных 26 поступает произвольная битовая последовательность, то она взаимодействует с последовательностью битов с выхода элемента Исключающее ИЛИ 13. В результате формируется новая (скремблированная) последовательность битов данных SCRD, по структуре близкая случайной. Эта последовательность, в свою очередь, продвигается по регистру 15, формирует поток битов Y1 на выходе элемента Исключающее ИЛИ 13 и т. д.

Скремблированная последовательность битов SCRD проходит через усилитель 14, передается по линии связи 9 (например, по витой паре проводов многожильного кабеля городской телефонной сети) и поступает в дескремблер 11, где проходит через усилитель 22. С помощью генератора 18 с фазовой автоподстройкой частоты из входного сигнала SCRD* (с выхода усилителя 22) выделяется тактовый сигнал CLK*, который передается на синхронизирующий вход С регистра 19 и на выход 23 устройства 8.

Генератор 18 с фазовой автоподстройкой частоты может быть выполнен по одной из известных схем (см., например, пат. США №6.215.835 В1). Он предназначен для формирования высокостабильного синхросигнала CLK* на основе непрерывного слежения за входным сигналом SCRD*. В данном случае отрицательный фронт сигнала CLK* привязан к моментам изменения сигнала SCRD* (01 или 10), так что положительный фронт сигнала CLK* формируется в середине битового интервала сигнала SCRD*, что соответствует его установившемуся значению. Сдвиг данных в регистре 19 и прием очередного бита SCRD* в освободившийся разряд происходят по положительному фронту сигнала CLK*. Дескремблированные данные DATA* поступают в приемник данных 27 и фиксируются в нем по положительным фронтам сигнала CLK*.

Благодаря достаточной инерционности генератора 18 сигнал CLK* практически нечувствителен к "дрожанию фазы" сигнала SCRD* и иным его кратковременным искажениям, вызванным помехами в линии связи 9. (Такое использование стандартного генератора с фазовой автоподстройкой частоты в телекоммуникационных системах является общепринятым и далее не детализируется.)

Потоки данных DATA и DATA* совпадают с точностью до задержки передачи. Действительно, в установившемся режиме в сдвиговых регистрах 15 и 19 присутствуют одинаковые коды, так как на входы D этих регистров поданы одни и те же данные SCRD=SCRD* (с учетом задержки передачи), а тактовая частота одна и та же. Поэтому Y2=Y1, и, с учетом этого,

DATA*-SCRD*Y2=SCRDY2=(DATAY1)Y2=DATAY1Y1=DATA0=DATA.

Рассмотренный способ скремблирования-дескремблирования данных не требует применения какой-либо специальной процедуры начальной синхронизации (как в устройстве [2]). После заполнения сдвигового регистра 19, как было показано, генераторы псевдослучайных битовых последовательностей на основе регистров 15 и 19 работают синхронно (их состояния всегда одинаковы) и формируют одинаковые сигналы Y1 и Y2. При появлении одиночной ошибки в линии связи 9 кодовая синхронизация (идентичность содержимого регистров 15 и 19) временно нарушается, но затем автоматически восстанавливается, как только правильные данные вновь заполнят регистр 19. Однако в процессе продвижения ошибочного бита по сдвиговому регистру 19, а именно в периоды его попадания сначала на один, а затем на другой вход элемента Исключающее ИЛИ 20, сигнал Y2 дважды принимает неправильное значение. Это приводит к размножению одиночной ошибки - она впервые появляется в сигнале DATA* в момент поступления из линии и затем возникает еще два раза при последующем двукратном искажении сигнала Y.

В устройстве 28 (фиг.3 [2]) применены изолированные от линии связи 29 генераторы псевдослучайных битовых последовательностей. Их начальная кодовая синхронизация осуществляется с использованием аппаратных средств дескремблера и программных средств источника 49 и приемника 50 данных.

К аппаратным средствам относятся мультиплексор 45 (MUX) и программно-управляемый выход 46 приемника 50 данных, на котором формируется управляющий сигнал F. При нормальной работе системы "скремблер-дескремблер" приемник данных 50 постоянно поддерживает на выходе сигнал F=0. На выход мультиплексора 45 транслируется сигнал Z2 с выхода элемента Исключающее ИЛИ 41, генератор псевдослучайной битовой последовательности на основе регистра 40 изолирован от внешних воздействий.

Предположим, что в исходном состоянии дескремблер не синхронизирован со скремблером. Такая ситуация может возникнуть, например, после включения напряжения питания аппаратуры приемной стороны, после ошибки в работе генератора 39 дескремблера из-за воздействия помех на линию связи или по иным причинам. В отсутствие кодовой синхронизации между скремблером и дескремблером содержимое регистров 35 и 40 не совпадает, поток принимаемых данных DATA* ошибочен и не совпадает с потоком передаваемых данных DATA.

При обнаружении устойчивого хаотического потока данных DATA* (в котором нет обусловленного протоколом обмена разделения на информационные кадры и т.п.) приемник формирует сигнал F=1. Вследствие этого мультиплексор 45 начинает транслировать на вход D регистра 40 сигнал скремблированных данных SCRD*, как в ранее рассмотренном устройстве [1] (см. фиг.2).

Протокол обмена предусматривает пересылку данных в виде последовательности кадров. Группы обычных кадров перемежаются со служебными кадрами. Например, после группы из 1000 обычных кадров следует один служебный. Он, в частности, содержит синхронизирующую последовательность из некоторого числа (например, 256) нулевых битов. При выдаче этих битов (DATA=0) в скремблер элемент Исключающее ИЛИ 33 выполняет функцию повторителя сигнала Z1 с выхода элемента Исключающее ИЛИ 36. Поэтому в данном случае скремблированный сигнал SCRD представляет собой фрагмент "истинной" псевдослучайной битовой последовательности, в том смысле, что она не смешана с потоком произвольных данных DATA и порождается только генератором 32 скремблера.

Эта последовательность автоматически загружается в регистр 40 и проходит через него, так как F=1. После того как содержимое регистров 35 и 40 оказывается одинаковым, сигнал Z2 начинает повторять сигнал Z1. Кодовая синхронизация достигнута. На вход приемника 50 данных подается непрерывная последовательность лог. 0, так как DATA*=DATA=0. После уверенного обнаружения достаточно длинной (например, содержащей 180 бит) последовательности лог. 0 приемник 50 формирует сигнал F=0 и тем самым возвращает генератор псевдослучайной последовательности битов дескремблера в режим изолированной работы. Теперь кодовая синхронизация не только достигнута, но и "сохранена" благодаря логической изоляции регистра 40 от линии связи 29. После окончания передачи служебного (синхронизирующего) кадра источник 49 данных приступает к передаче группы из 1000 обычных кадров согласно принятому в системе протоколу обмена.

Таким образом, в устройстве [2] для поддержания синхронной работы сдвиговых регистров скремблера и дескремблера (в случае нарушения синхронизации устройства или при начальном включении его приемной части) необходимо периодически прерывать передачу полезных данных и передавать по линии связи служебные информационные кадры, содержащие достаточно длинные цепочки синхронизирующих битов (DATA=0). В результате уменьшается эффективная скорость передачи данных по линии, усложняется протокол обмена. Кроме того, с увеличением интервалов между служебными кадрами (что желательно для более эффективной передачи полезных данных) увеличивается время его ожидания дескремблером в случае потери кодовой синхронизации. В течение этого времени передача полезных данных невозможна.

В отличие от устройства [2], в предлагаемом устройстве (фиг.4) реализованы два усовершенствования, позволяющие повысить скорость передачи данных.

Первое усовершенствование заключается в том, что восстановление кодовой синхронизации между скремблером и дескремблером в случае ее потери происходит без передачи по линии связи каких-либо служебных синхронизирующих кодовых последовательностей. Поэтому поток полезных данных не прерывается, время восстановления синхронизации уменьшается.

Второе усовершенствование состоит в том, что информация о положении границ между битами, принадлежащими разным каналам, в явном виде не передается по линии; носителями этой информации служат случайные события, которые регистрируются одновременно блоками передачи и приема данных.

В общем виде идея первого усовершенствования состоит в следующем. Скремблер и дескремблер содержат изолированные от линии связи генераторы псевдослучайной последовательности битов с одинаковой структурой обратных связей. Скремблированный поток битов постоянно анализируется скремблером и дескремблером с целью отыскания в нем определенных кодов. Обнаружение каждого такого кода скремблером и дескремблером приводит к одновременной установке обоих генераторов псевдослучайной последовательности битов в определенное состояние, соответствующее этому коду. Таким образом, генераторы в случайные моменты одновременно устанавливаются в одинаковые состояния по мере передачи полезных данных. Эти события происходят сравнительно редко, т.е. большую часть времени генераторы работают в режиме "естественного" последовательного перехода от предыдущего состояния к последующему, как было показано при описании генератора 1 (фиг.1). Если кодовая синхронизация не была нарушена, то моменты установки генераторов лишь подтверждает ее. Если кодовая синхронизация была ранее потеряна, то она восстанавливается при первом же обнаружении одного из заданных кодов в потоке скремблированных данных. Таким образом, служебные биты синхронизации по линии связи не передаются.

Второе усовершенствование также основано на том, что блоки передачи и приема данных одновременно (с точностью до задержки передачи) обнаруживают в скремблированном потоке данных заранее заданные коды. Моменты обнаружения таких кодов представляют собой случайные события. Они используются для синхронизации работы блоков демультиплексирования и мультиплексирования данных. Если эти блоки ранее работали в противофазе (когда данные из первого канала передавались во второй канал и наоборот), то после обнаружения первого же из упомянутых случайных событий правильная синхронизация восстанавливается.

Ниже рассмотрена работа составных частей предлагаемого устройства.

Сдвиговые регистры 74 и 85 (фиг.4) предназначены для временного хранения фрагментов SDATA и SDATA* потока скремблированных данных. В установившемся режиме эти фрагменты одинаковы (совпадают с точностью до задержки передачи). Прием очередного бита в регистр 74 (85) происходит по положительному фронту сигнала на синхронизирующем входе С этого регистра. Одновременно с приемом очередного бита с входа D ранее хранимые данные сдвигаются на один разряд вправо (по стрелке 93). В данном примере построения устройства разрядность регистра 74 (85) выбрана равной восьми, хотя она может быть большей или меньшей. Динамику работы регистра 74 можно проследить по таблице 116 его состояний (фиг.7, в).

Генератор 55 псевдослучайной последовательности битов скремблера 54 содержит сдвиговый регистр 58 и элемент Исключающее ИЛИ 59. Аналогичный генератор псевдослучайной последовательности битов дескремблера 62 содержит сдвиговый регистр 64 и элемент Исключающее ИЛИ 65.

Сдвиговые регистры 58 и 64 предназначены для временного хранения псевдослучайных кодов SRND и SRND*. В установившемся режиме эти коды одинаковы (совпадают с точностью до задержки передачи). Прием очередного бита в регистр 58 (64) с входа D происходит по положительному фронту сигнала на синхронизирующем входе С при условии, что на его управляющем входе P/S (P/S*), задающем режим параллельного или последовательного приема данных, присутствует сигнал лог. 0. Одновременно с приемом очередного бита с входа D происходит сдвиг ранее хранимого кода на один разряд вправо (по стрелке 93). Если на управляющем входе P/S (P/S*) регистра 58 (64) присутствует сигнал лог. 1, то по положительному фронту сигнала на синхронизирующем входе С в регистр принимается параллельный код с группы входов 79 (92). В данном примере построения устройства разрядность регистра 58 (64) выбрана равной пяти, хотя она может быть большей или меньшей. При этом точки подключения элемента Исключающее ИЛИ 59 (65) к регистру 58 (64) выбираются в соответствии с таблицей, представленной на фиг.1, б.

Начальное состояние регистра 58 может быть любым, в том числе нулевым. Выход из нулевого состояния происходит при записи в регистр параллельного кода с входов 79. Программа инициализации скремблера предусматривает выдачу на его вход 61 некоторого кода CODE₁, который распознается дешифратором 75. Если в регистре 58 первоначально присутствовал нулевой код, то код CODE₁ без изменения проходит через элемент Исключающее ИЛИ 56 и последовательно загружается в регистр 74. Дешифратор 75 реагирует на него переводом регистра 58 в режим параллельной загрузки (P/S=1) и формированием ненулевого кода LOAD₁ который затем принимается в регистр 58 с входов 79. Таким образом, генератор 55 выходит из запрещенного состояния 000...0. Если первоначальное состояние регистра 58 было ненулевым, то выдача кода CODE₁ на вход 61 оказывается бесполезной, но не приводит к каким-либо нежелательным последствиям. Возможна также и аппаратная установка регистра 58 в ненулевое состояние (соответствующий вход установки регистра 58 в это состояние не показан).

Начальное состояние регистра 64 также может быть любым, в том числе нулевым. Это состояние обновляется (становится заведомо ненулевым) при обнаружении дешифратором 86 в скремблированном потоке данных одного из заранее заданных кодов (CODE₁ и, возможно, других).

Элемент Исключающее ИЛИ 56 (59, 65, 66) формирует на выходе сигнал лог. 1 только в том случае, когда входные сигналы имеют противоположные логические значения (лог. 0 и лог. 1). Элементы Исключающее ИЛИ 59 и 65 формируют выходные сигналы RND и RND* генераторов псевдослучайных последовательностей битов скремблера 54 и дескремблера 62. Элементы Исключающее ИЛИ 56 и 66 формируют скремблированный SCRD и дескремблированный DIN сигналы данных.

Триггеры D-типа 76, 87 и 88 принимают биты данных с входа D по положительному фронту сигнала на входе синхронизации С. Триггеры 76 и 88 формируют выходные сигналы DLINE и DATA*, в которых на границах между битовыми интервалами сигнал может измениться только один раз, в то время как входные сигналы SCRD и DIN этих триггеров на границах между битовыми интервалами могут многократно изменяться из-за неодновременного протекания переходных процессов ("гонок" сигналов) в цепях 58-59-56; 61-56 и 64-65-66; 87-66. Триггер 87 в значительной степени устраняет джиттер входного сигнала ("дрожание" фронтов на границах между битовыми интервалами) благодаря тому, что прием бита в этот триггер происходит в центре битового интервала, когда переходные процессы сигнала DLINE* уже закончились. Остаточный джиттер сигнала SDIN на выходе триггера 87 определяется неидеальностью сигнала CLK* на выходе генератора 63. Исходные состояния триггеров 76, 87 и 88 произвольны.

Инвертор 77 (89) преобразует входной сигнал лог. 0 в выходной сигнал лог. 1, и наоборот - входной сигнал лог. 1 в выходной сигнал лог. 0.

Генератор 63 с фазовой автоподстройкой частоты может быть выполнен по одной из известных схем (см., например, пат. США №6.215.835 В1). Он предназначен для формирования высокостабильного синхросигнала CLK* на основе непрерывного слежения за входным сигналом DLINE*. Положительный фронт сигнала CLK* привязан к моментам изменения сигнала DLINE* (01 или 10), так что отрицательный фронт сигнала CLK* формируется в середине битового интервала сигнала DLINE*, что соответствует его установившемуся значению.

Благодаря достаточной инерционности генератора 63 сигнал CLK* практически нечувствителен к джиттеру сигнала DLINE* и иным его кратковременным искажениям, вызванным помехами в линии связи 51. (Такое использование стандартного генератора с фазовой автоподстройкой частоты в телекоммуникационных системах является общепринятым и далее не детализируется.)

Дешифратор 75 (86) предназначен для выделения в потоке скремблированных данных, проходящем через сдвиговый регистр 74 (85), определенных кодов CODE₁, CODE₂,..., СООЕ_к . При обнаружении дешифратором 75 (86) указанных кодов на его выходах 79 (92) формируется соответствующий G-разрядный код LOAD ₁, LOAD₂,..., LOAD_k для последующей паралллельной загрузки сдвигового регистра 58 (64). В данном примере построения устройства К=4, G=5. При обнаружении любого кода CODE₁, CODE₂,..., CODE_к дешифратор 75 (86) формирует также единичный сигнал на входе P/S (P/S*) управления режимом работы регистра 58 (64), подготавливая его к параллельному приему данных по положительному фронту очередного синхроимпульса на входе С.

Усилитель 57 (67) предназначен для передачи (приема) скремблированного сигнала данных в линию (из линии) 51. Параметры усилителей 57 и 67 определяются типом линии связи 51, которая в наиболее простом варианте может быть выполнена в виде витой пары проводов, коаксиального или оптоволоконного кабеля. Линия связи может содержать последовательно включенные ретрансляторы, в которых могут использоваться блоки буферной памяти. Поэтому задержка прохождения сигнала между блоком 52 передачи и блоком 53 приема данных может быть значительной и заранее не известной (но постоянной).

Генератор 94 синхросигналов, размещенный в блоке 69 мультиплексирования данных (фиг.5), задает темп работы всего устройства. На выходе 60 генератора 94 формируется непрерывная последовательность импульсов со скважностью, равной двум. Триггер 98 делит входную частоту на два, при этом фаза выходного сигнала СТ в необходимых случаях корректируется импульсом RESET с выхода элемента И 96. Триггер 100 выполняет функцию повторителя сигнала СТ и "очищает" этот сигнал от кратковременных ложных импульсов в моменты формирования сигнала RESET на выходе элемента И 96 (см. диаграммы 166 и 167 на фиг.12). Сигналы ТхС1 и ТхС2 с выходов триггера 100 задают темп поступления данных TxD1 и TxD2 по первому и второму каналам.

Очередной бит данных TxD1 (TxD2) поступает от внешнего источника (не показан) на вход устройства в ответ на положительный фронт сигнала TxC1 (TxC2). Бит данных TxD1 (TxD2) может поступать от внешнего источника с некоторой задержкой, которая на временных диаграммах (фиг.10-фиг.12) не учитывается для повышения их наглядности. Эта задержка (обозначенная символом Т* в интервале Т8-Т10 на диаграмме 144, фиг.10) может приприближаться к двум периодам синхросигнала CLK при условии сохранения достаточного для устойчивой работы триггера 99 времени предустановки сигнала DAT на его входе D. Время предустановки сигнала DAT представляет собой интервал между окончанием периода Т* и ближайшим положительным фронтом сигнала CLK (моментом Т10).

Данные TxD1 и TxD2 первого и второго каналов "смешиваются" в единый поток данных DAT с помощью мультиплексора 101. Как показано на фиг.5, при ТхС2=1 мультиплексор 101 транслирует на выход данные TxDl первого канала, а при ТхС2=0 - данные TxD2 второго канала. Триггер 99 осуществляет привязку границ битовых интервалов сигнала DATA к положительным фронтам синхросигнала CLK. Триггер 97 и элемент И 96 формируют импульс RESET установки в нуль триггера 98 при получении на вход 78 блока 69 импульса J коррекции (диаграммы 150-152 и 163-165 на фиг.11 и фиг.12).

В блоке 80 демультиплексирования данных (фиг.6) входной поток битов DATA* разделяется на два потока - RxD1 (данные первого канала) и RxD2 (данные второго канала). Разделение осуществляется триггерами 105 и 106, которые синхронизируются сигналами RxC1 и RxC2 с выходов триггера 108. Эти сигналы используются внешними приемниками данных первого и второго каналов (приемники не показаны) для синхронного приема битов RxD1 и RxD2.

На входе 68 блока 80 присутствует непрерывная последовательность импульсов CLK* (копия сигнала CLK от генератора 94, см. фиг.5) со скважностью, равной двум. Триггер 103 делит входную частоту на два, при этом фаза выходного сигнала СТ* в необходимых случаях корректируется импульсом RESET* с выхода элемента И 110. Триггер 107 выполняет функцию повторителя сигнала СТ* и "очищает" этот сигнал от кратковременных ложных импульсов в моменты формирования сигнала RESET* на выходе элемента И 110 (см. диаграммы 244 и 245 на фиг.16, диаграммы 263 и 264 на фиг.17). Триггер 108 осуществляет привязку выходных сигналов блока 80 к отрицательным фронтам сигнала CLK*. Триггеры 102, 104 и элемент И 110 формируют импульс RESET* установки в нуль триггера 103 при получении на вход 90 блока 80 импульса J* коррекции (диаграммы 216-219, 235-238, 254-257 и 273-276).

Далее приведено описание работы более крупного фрагмента предлагаемого устройства. В этот фрагмент входят скремблер 54, линия связи 51 и дескремблер 62.

Входные данные DATA и сопровождающий их сигнал CLK синхронизации поступают на входы 61 и 60 скремблера 54. Положительные фронты сигнала CLK (моменты Т0, Т1,..., Т18 на фиг.8) соответствуют границам между битовыми интервалами сигнала данных DATA, как показано на диаграммах 117 и 118. По положительным фронтам сигнала CLK изменяется содержимое регистра 74 (диаграмма 121), генератор 55 переходит в новые состояния (диаграмма 123). При этом по каждому положительному фронту сигнала CLK формируется очередной псевдослучайный бит RND (диаграмма 119), который складывается по модулю два с битом данных DATA и преобразуется в скремблированный бит данных SCRD (диаграмма 120). По окончании переходных процессов, в момент формирования отрицательного фронта сигнала CLK бит SCRD принимается в триггер 76 (диаграмма 124 сигнала DLINE) и через усилитель 57 передается в линию связи 51.

В интервале времени Т8-Т9 (фиг.8) дешифратор 75 формирует сигнал J=1 на входе P/S управления режимом работы регистра 58 (диаграмма 122), подготавливая его к приему параллельных данных в момент Т9.

В отсутствие параллельной загрузки генератор 55 псевдослучайной последовательности битов последовательно, циклически проходит через ряд состояний S1, S2, S3,..., S31, S1, S2 и т. д., как показано на фиг.7, а, б (таблица 111, диаграмма 112). В состоянии S1 (см. первую строку таблицы 111, а также указатель 113 на диаграмме 112) в регистре 58 хранится пятиразрядный двоичный код 11111₂=1F₁₆, на выходе RND генератора 55 сформирован сигнал лог. 0. В следующем такте указатель 113 перемещается по часовой стрелке и фиксируется на соседней позиции, генератор 55 переходит в состояние S2, при котором SRND:01111 ₂=0F₁₆, RND=0 и т.д. Этот процесс циклически повторяется, указатель 113 вращается по кругу, последовательно проходя все возможные состояния S_i.

Параллельная загрузка регистра 58 в произвольном такте приводит к принудительной установке генератора 55 в одно из заданных состояний, в данном примере в состояния S3, S11, S19 или S27. Эти состояния, предпочтительно, выбираются так, чтобы на диаграмме 112 дуги S3-S11, S11-S19, S19-S27 и S27-S3 имели примерно равную длину (см. указатели 114 и 115, которые разделяют окружность на четыре примерно равные части). В процессе работы скремблера генератор 55 сравнительно редко, с равной вероятностью устанавливается в эти состояния, а в промежутках между такими установками указатель 113 продолжает равномерное (шаговое) вращение по часовой стрелке.

Выбор нескольких (а не одного) заданных состояний, в которые генератор 55 переходит в моменты его параллельной загрузки, целесообразен в тех случаях, когда число состояний генератора достаточно велико, и в течение полного оборота указателя 113 вероятность параллельной загрузки регистра 58 близка к единице. Поэтому если указатель 113 периодически "срывается" с равномерного вращения и попадает в одно и то же заданное состояние, то вероятность того, что он успеет совершить хотя бы один полный оборот, становится невысокой. Иными словами, некоторые состояния генератора 55 будут использоваться реже, чем другие, а тогда отмеченные ранее (при описании генератора 1, см. фиг.1) свойства "канонической" псевдослучайной последовательности битов будут в некоторой степени утрачены, что нежелательно. Наличие нескольких фиксированных точек установки, равномерно распределенных по диаграмме 112, выравнивает вероятности использования всех возможных состояний генератора 55.

Как показано на диаграммах 121 и 122 (фиг.8), одним из кодов, вызывающих принудительную установку генератора 55 в фиксированное состояние, является код SDATA=CODE₁ =62₁₆=01100010₂. Этот код присутствует в регистре 74 в интервале времени Т8-Т9, и, как уже отмечалось, дешифратор 75 реагирует на него подготовкой регистра 58 к приему параллельного кода LOAD₁ с входов 79. Этот код в данном примере равен OE₁₆=01110₂ и соответствует состоянию S11 генератора 55 (см. табл.111 на фиг.7, а). Таким образом, в момент Т9 цепь последовательных переходов ...S16, S17,..., S23, S24 разрывается, и вместо перехода в очередное состояние S25 генератор 55 "перескакивает" в состояние S11. После этого формируется новая цепь последовательных переходов: S11, S12,..., S18, S19,... - вплоть до возникновения очередной ситуации, при которой эта цепь разрывается, а затем образуется следующая цепь с одним из начальных состояний S3, S11, S19 или S27 и т.д.

Принятые из линии 51 скремблированные данные DLINE* синхронизируют генератор 63 с фазовой автоподстройкой частоты (фиг.4), в результате на его выходе формируется сигнал CLK*, а на выходе инвертора 89 - его инверсное значение (диаграммы 125, 133, 126 на фиг.9). Сигнал SDIN (диаграмма 127) на выходе триггера 87 повторяет сигнал DLINE* с задержкой на половину периода синхросигнала, при этом сигнал SDIN, как уже отмечалось, практически не содержит фазовых искажений (джиттера). Скремблированные данные SDIN последовательно проходят через регистр 85. После его заполнения данные SDATA* (диаграмма 128) с точностью до задержки передачи совпадают с данными SDATA в регистре 74 скремблера 54 (диаграмма 121).

Это следует из того, что, во-первых, источник данных для обоих регистров общий - выход элемента Исключающее ИЛИ 56, и, во-вторых, ничто не препятствует одновременному (с точностью до задержки передачи) заполнению обоих регистров одинаковыми данными. Так как дешифраторы 75 и 86 идентичны, а данные на их входах одинаковы, то сигналы на выходах этих дешифраторов также совпадают (с точностью до задержки передачи). Из этого следует, что рассмотренный ранее процесс установки генератора 55 в определенное состояние протекает также и в дескремблере 62, а именно в интервале времени Т8-Т9 (фиг.9) на входе P/S* регистра 64 формируется сигнал J*=1 (диаграмма 129), в момент Т9 в регистр 64 принимается параллельный код ОЕ₁₆, соответствующий состоянию S11.

Независимо от предыстории состояния генератора псевдослучайной последовательности битов дескремблера 62, начиная с момента Т9 (фиг.9), этот генератор синхронизируется с генератором 55 скремблера 54 в том смысле, что формируемые обоими генераторами последовательности битов совпадают. Неопределенные состояния и сигналы в начальный период, когда кодовая синхронизация между генераторами отсутствовала, помечены на диаграммах 130, 131, 132 и 134 символами "X".

Начиная с момента Т9 скремблирующая RND (диаграмма 119 на фиг.8) и дескремблирующая RND* (диаграмма 131 на фиг.9) последовательности битов совпадают, поэтому сигнал DIN (диаграмма 132) дескремблированных данных совпадает с сигналом DATA (диаграмма 118) на входе 61 скремблера с точностью до задержки передачи. Выходной сигнал DATA* (диаграмма 134) данных, "очищенный" от возможных многократных переключении на границах между битовыми интервалами, поступает на выход 91 дескремблера и сопровождается сигналом CLK*. Таким образом, входные сигналы DATA и CLK преобразуются в совпадающие с ними (с точностью до задержки передачи) выходные сигналы DATA* и CLK*.

Частота следования моментов синхронной установки регистров 58 и 64 в одинаковые состояния (моментов кодовой синхронизации) зависит от скорости передачи данных, а также от разрядности и числа К кодов CODE₁, CODE ₂,..., CODE_k, распознаваемых дешифраторами 75 и 86.

При К=1 и разрядности регистра 74 (85), равной 8, в скремблированном потоке данных в среднем в каждой цепи из 256 бит будет встречаться один искомый код, равный CODE₁ . При скорости передачи данных, равной 10 Мбит/с, средняя частота следования моментов синхронизации составляет 10000000/256=39062,5 Гц. При К=4 частота моментов синхронизации увеличивается в четыре раза и составляет 156250 Гц.

Для уменьшения вероятности ложного распознавания кодов CODE₁, CODE₂ ,..., CODE_k дешифратором 86 дескремблера в связи с поступлением из линии связи в регистр 85 ошибочных битов разрядность этого регистра (а также регистра 74) можно увеличить, например, до 20 бит.

Ниже рассмотрена работа предлагаемого устройства в целом.

Как уже отмечалось, устройство осуществляет синхронный прием данных из двух входных каналов, их мультиплексирование, скремблирование и передачу по линии связи. На удаленной стороне происходит прием данных из линии, выделение синхросигнала, дескремблирование и демультиплексирование данных, после чего они поступают в соответствующие выходные каналы. Задача состоит в обеспечении согласованной работы блоков передачи и приема данных. При ее решении использована "стохастическая" синхронизация, не требующая введения служебной информации в поток данных.

При такой синхронизации на приемной и передающей стороне одновременно регистрируются случайные события, связанные с "самопроизвольным" возникновением в потоке скремблированных данных некоторых заданных кодов. Эти моменты при необходимости используются для коррекции состояния общей системы синхронизации устройства. Сказанное поясняется рассмотренными далее вариантами функционирования устройства в разных условиях, зависящих от предыстории и от моментов обнаружения упомянутых случайных событий.

При работе устройства возможны шесть кодовых ситуаций, приведенных в табл.1.

Таблица 1.
Возможные кодовые ситуации при передаче данных через устройство
Наличие импульса J коррекции и реакция на него со стороны блока 52 передачи данных	Состояние блока 53 приема данных		Номер кодовой ситуации
	Ранее установленная синхронизация	Данные на выходах RxD1 и RxD2 устройства
Импульс J коррекции отсутствует(фиг.10)	Правильная	Данные правильные, темп выдачи постоянный. Импульс J* коррекции отсутствует (фиг.13)	1
	Неправильная, не восстанавливается	Данные неправильные. Импульс J*	2
		коррекции отсутствует (фиг.14)
Импульс J коррекции порожден битом синхронизации из канала 2. Импульс J игнорируется (фиг.10,11)	Правильная	Данные правильные, темп выдачи постоянный. Импульс J* коррекции игнорируется (фиг.13, 15)	3
	Неправильная, затем восстанавливается им пульсом J*	Данные исходно неправильные. Становятся правильными и выдаются с постоянным темпом после получения импульса J* коррекции (фиг.14, 16)	4
Импульс J коррекции порожден битом синхронизации из канала 1. Следующий за ним бит из канала 1 дублируется (фиг.10,12)	Правильная	Данные правильные, темп их выдачи однократно замедляется на один такт в связи с получением импульса J* коррекции (фиг.13, 17)	5
	Неправильная, затем восстанавливается им пульсом J*	Данные исходно неправильные. Становятся правильными и выдаются с постоянным темпом после получения импульса J* коррекции (фиг.14, 18)	6

Кодовая ситуация №1 (фиг.10, 13)

В этой ситуации в предыстории установлена правильная синхронизация между блоком 52 передачи и блоком 53 приема данных. Блок 69 мультиплексирования данных периодически запрашивает данные первого и второго каналов и мультиплексирует получаемые в ответ биты, после чего скремблированные данные DLINE выдаются в линию 51, как показано на диаграммах 135-147. На фиг.10 и последующих чертежах цифрами 1 и 2 обозначены биты, принадлежащие первому и второму каналам. Нумерация моментов времени на диаграммах, описывающих работу блока 54 передачи данных (фиг.10-фиг.12), не связана с нумерацией моментов времени на диаграммах, описывающих работу блока 53 приема данных (фиг.13-фиг.18). (Напомним, что задержка передачи сигналов по линии 51 заранее не известна, так что системы отсчета времени в блоках 54 и 53 разные.)

Дескремблер 62 принимает скремблированные данные и восстанавливает их (см. диаграммы 174-186 на фиг.13). Блок 80 распределяет мультиплексированные данные DATA* между первым и вторым каналами (см. диаграммы 187-192 на фиг.13).

Кодовая ситуация №2 (фиг.10, 14)

В этой ситуации, как и в предыдущей, блок 69 мультиплексирования данных периодически запрашивает данные первого и второго каналов и мультиплексирует получаемые в ответ биты, после чего скремблированные данные DLINE выдаются в линию 51 (см. диаграммы 135-147 на фиг.10). Блок 53 приема данных не синхронизирован с блоком передачи. Это, в свою очередь, означает, что по крайней мере один из блоков 62 или 80 работает неправильно.

Если неправильно работает только дескремблер (отсутствует кодовая синхронизация со скремблером), то данные DATA* и, следовательно, сигналы RxD1 и RxD2 неправильны независимо от того, верно или неверно они распределяются между выходными каналами. Ранее было показано, что синхронизация дескремблера со скремблером устанавливается всякий раз при формировании импульсов J и J*. С учетом этого работа системы скремблер-дескремблер далее не рассматривается.

Если неправильно работает только блок 80 демультиплексирования данных, то правильные данные DATA* распределяются по выходным каналам неверно, а именно данные RxD1 выдаются во второй канал, а данные RxD2 - в первый (см. фиг.14, диаграммы 193-211). Это происходит из-за того, что делитель частоты на триггере 103 (фиг.6) работает в неправильной фазе, а импульса J*, который мог бы скорректировать фазу, нет.

Кодовая ситуация №3 (фиг.10, 11, 13, 15)

В предыстории достигнута правильная синхронизация; работа устройства соответствует временным диаграммам, приведенным на фиг.10, 13. Как показано на фиг.11, в процессе передачи заранее не известных данных случилось так, что в такте Т20-Т21 сформирован бит данных DATA, который в дальнейшем порождает формирование импульсов J и J*. Этот бит помечен на диаграмме 159 точкой и далее для краткости назван битом синхронизации. Следует помнить, что этот бит не служебный - он принадлежит потоку пользовательских или иных "полезных" данных, в данном случае передаваемых по второму каналу.

Бит синхронизации в этом же такте (Т20-Т21, фиг.11) скремблируется элементом Исключающее ИЛИ 56, а в следующем такте (Т21-Т22) загружается в крайний левый разряд сдвигового регистра 74, при этом остальные биты перемещаются на одну позицию вправо. Полученный в такте Т21-Т22 код SDATA анализируется дешифратором 75, в результате на его выходе формируется сигнал J. Из этого сигнала формируется импульс RESET, который подается на вход установки нуля триггера 98. Однако этот триггер уже находится в нулевом состоянии, поэтому импульс RESET не оказывает на него воздействия. Фактически это означает, что импульс J в блоке 69 игнорируется.

Аналогичные процессы протекают в блоке 53 приема данных (см. фиг.15). Бит синхронизации, принадлежащий второму каналу, вызывает формирование импульса RESET*, который также не оказывает воздействия на триггер 103, так как этот триггер работает в правильной фазе (см. диаграммы 212-230). Таким образом, в данной ситуации импульс J* в блоке 80 игнорируется.

Кодовая ситуация №4 (фиг.10, 11, 14, 16)

В предыстории синхронизация неправильная; работа устройства соответствует временным диаграммам, приведенным на фиг.10, 14. Как следует из диаграмм 148-160, приведенных на фиг.11, бит синхронизации, принятый по второму каналу, не нарушает ритма работы блока передачи данных. Этот же бит проходит в блок 53 приема данных и вызывает формирование импульса RESET*, который корректирует (изменяет на 180 градусов) фазу сигнала СТ* на выходе триггера 103 (см. диаграммы 231-249 на фиг.16), в результате восстанавливается правильная синхронизация. Начиная с момента Т21' выходные данные становятся правильными.

Кодовая ситуация №5 (фиг.10, 12, 13, 17)

В предыстории синхронизация правильная; работа устройства соответствует временным диаграммам, приведенным на фиг.10, 13. В такте Т19-Т20 (фиг.12) в потоке данных DATA обнаруживается принадлежащий первому каналу бит синхронизации (помечен точкой на диаграмме 172). В следующем такте (Т20-Т21) этот бит после скремблирования записывается в регистр 74, что порождает импульс J. В начале второй половины такта формируется импульс RESET (диаграмма 165), который устанавливает в нуль триггер 98, который к этому моменту только что успел установиться в единицу. В результате на выходе триггера формируется кратковременный положительный импульс (см. диаграмму 166). Этот импульс устраняется при перезаписи сигнала из триггера 98 в триггер 100. Воздействие импульса RESET на триггер 98 приводит к нарушению периодичности сигналов ТхС1 и ТхС2 (диаграммы 167, 169). При этом бит из первого канала, следующий за битом синхронизации, дублируется при его выдаче в линию (диаграмма 173). Дублированный бит на диаграммах обозначен символом 1*.

Аналогичные процессы протекают в блоке 53 приема данных (см. фиг.17). Темп выдачи данных однократно замедляется на один такт в связи с получением импульса J* коррекции. Данные передаются правильно.

Кодовая ситуация №6 (фиг.10, 12, 14, 18)

В предыстории синхронизация неправильная; работа устройства соответствует временным диаграммам, приведенным на фиг.10, 14. В такте Т19-Т20 (фиг.12) в потоке данных DATA обнаруживается принадлежащий первому каналу бит синхронизации (помечен точкой на диаграмме 172). В следующем такте (Т20-Т21) этот бит после скремблирования записывается в регистр 74, что порождает импульс J. В результате, как и в ситуации №5, бит из первого канала, следующий за битом синхронизации, дублируется при его выдаче в линию (диаграмма 173).

В блоке 53 приема данных формируется импульс RESET*, который не оказывает воздействия на неправильную фазу сигнала СТ* (см. диаграммы 269-287 на фиг.18). Но воздействия в данном случае и не требуется, так как в потоке принимаемых данных присутствует "лишний" бит 1*, который нарушает порядок чередования каналов, так что ранее неправильная фаза сигнала СТ* становится правильной. Начиная с момента Т19' на выходы устройства поступают правильные данные.

Таким образом, в любых возможных кодовых ситуациях при обнаружении условий формирования корректирующих импульсов J и J* гарантируется восстановление правильной синхронизации, если она была нарушена. Если исходно синхронизация не была нарушена, то импульсы J и J* лишь подтверждают ее.

Применение предлагаемого устройства позволяет повысить скорость передачи данных благодаря двум факторам. Первый фактор состоит в исключении из потока данных относительно большого объема служебной информации, предназначенной для синхронизации работы дескремблера со скремблером, а также в исключении из протоколов обмена соответствующих программных средств. Второй фактор - исключение из потока данных служебной информации, обозначающей принадлежность данных первому или второму каналу.

Источники информации

1. Патент США №5.530.959 (Fig.1).

2. Патент США №5.530.959 (Fig.5) (прототип).