устройство для коррекции порядка результата сложения чисел с плавающей запятой

Формула изобретения

1. Устройство для коррекции порядка результата сложения чисел с плавающей запятой, характеризующееся тем, что оно содержит блок формирования сигнала масштабирования, входы разрешения масштабирования результата, кода ограничения и коррекции порядка которого являются соответственно первым, вторым и третьим входами устройства, выход подключен к первому информационному входу сумматора коррекции порядка, второй информационный вход которого является четвертым входом устройства, третий вход которого соединен с третьим информационным входом сумматора коррекции порядка, выход которого является выходом устройства, причем сумматор коррекции порядка содержит три узла, первый из которых выполняет следующие функции:

Х₁ =ПБ₆А₆,

Р₆=А₆ +ПБ₆,

Х₂=Х₁+Р₆ А₅ПБ₅,

Р_5-6=Р₆ (А₅+ПБ₅),

Х₃=Х₁ +Р_5-6А₄ПБ₄,

Р_4-6 =Р_5-6(А₄+ПБ₄),

Х₄ =Х₃+Р_4-6А₃ПБ₃

Р_3-6=Р_4-6(А₃+ПБ₃ ),

Х₅=Х₄+Р_3-6А ₂ПБ₂,

Р_2-6=Р_3-6(А ₂+ПБ₂),

Y₁=C_in +ПБ₁,

Y₂=С_inПБ₁ ,

G6=X₅+Y₂P_2-6+P_2-6 A₁Y₁,

второй узел выполняет следующую функцию:

G13=G6+(ПБ₁₃+ПБ₁₂ +...+ПБ₈+ПБ₇),

и третий узел выполняет следующие функции:

где G6, G13 - сигналы переноса из шести и тринадцати младших разрядов соответственно,

Scale - сигнал масштабирования,

C_in - сигнал входного переноса,

А ₆, А₅, А₄, А₃, A₂ , A₁ - значения инверсий сигналов SH32_l , SH16_l, SH8_l, SH4_l, SH2 _l, SH1_l, кода сдвига с учетом ограничения величины сдвига соответственно на "32", "16", "8", "4", "2", "1" разряд соответственно,

Xi, Yj - промежуточные сигналы, i, j - целые числа, i из интервала от 1 до 5, j из интервала от 1 до 2,

Р_2-6, Р_3-6, Р_4-6, Р _3-6, Р₆ - сигналы распространения переноса соответственно через разряды со 2-го по 6-й, с 3-го по 6-й, с 4-го по 6-й, с 5-го по 6-й и 6-й разряд,

ПБ₁₅ ПБ₁₄,...ПБ₂, ПБ₁ - сигналы порядка большего слагаемого соответственно 15-го, 14-го,..., 1-го разрядов.

2. Устройство по п.1 отличающееся тем, что блок формирования сигнала масштабирования выполняет следующую логическую функцию:

Scale=ScaleEN

где Scale - сигнал масштабирования,

SH64_l , SH32_l, SH16_l, SH8_l, SH4 _l, SH2_l SH1_l, сигналы кода сдвига с учетом ограничения величины сдвига соответственно на "32", "16", "8", "4", "2", "1" разряд соответственно,

М₇, М ₆,...M₁ - сигналы кода ограничения соответственно 7-го, 6-го,...1-го разрядов,

ScaleEN - сигнал разрешения мастабирования результата.

Описание изобретения к патенту

Изобретение относится к области вычислительной техники, в частности к устройствам сложения чисел с плавающей запятой, и может быть использовано при разработке арифметических устройств микропроцессоров как универсальных, так и специализированных.

В операции сложения чисел с плавающей запятой предварительный порядок результата равен порядку большего по абсолютной величине операнда ПВ. Если результат требует нормализации, то предварительный порядок результата уменьшается на величину, называемую порядком коррекции, равную количеству старших незначащих цифр мантиссы SH. Согласно стандарту «ANSI/IEEE 754» на двоичную арифметику, порядок результата должен быть целым числом, не меньшим единицы. Таким образом, результат не должен сдвигаться влево на количество разрядов, превосходящее максимальную допустимую для данных операндов величину М, которая равна М=ПБ-1, то есть порядку большего операнда минус 1. Величина М называется кодом ограничения. Если М меньше количества старших незначащих цифр, то мантисса сдвигается влево на М разрядов, и результат будет денормализованным числом, обеспечивая тем самым режим постепенного отрицательного переполнения.

Согласно стандарту при получении денормализованного результата в случае открытой маски прерывания "underflow" происходит его масштабирование. Оно заключается в том, что мантисса нормализуется без учета кода ограничения. Если порядок результата получается нулевым или отрицательным, то к нему прибавляется масштабирующая константа 3·2¹³. При этом порядок результата становится положительным и вырабатывается прерывание "underflow".

Известно устройство для коррекции порядка результата сложения чисел с плавающей запятой, содержащее сумматор коррекции порядка, на первый и второй входы которого поступают соответственно порядок большего числа и порядок коррекции (Behrooz Parhami, Computer Arithmetic: Algorithm and Hardware Implementation, стр.302, Oxford University Press, 2000).

К недостаткам данного устройства можно отнести отсутствие формирования сигнала масштабирования, что не дает возможности учитывать масштабирующую константы, когда порядок результата получается нулевым или отрицательным, а также не учтено то, что разряды порядка коррекции формируются в разные моменты времени, и это существенно замедляет вычисление порядка результата.

Наиболее близким по технической сущности к изобретению является устройство для коррекции порядка результата сложения чисел с плавающей запятой, являющегося частью системы, содержащей схему определения кода сдвига влево, схему определения сдвига вправо на один разряд, инкрементор, инвертор кода сдвига влево, и сумматор коррекции порядка (US №6301594, кл. G 06 F 7/00, от 2001).

Недостатком данного устройства является отсутствие учета масштабирующей константы, когда порядок результата получается нулевым или отрицательным, а также длительный процесс суммирования, обусловленный тем, что сумматор начинает работу после прихода последнего разряда порядка коррекции.

Техническим результатом является ускорение процесса суммирования при коррекции порядка результата сложения чисел с плавающей запятой, а также обеспечение учета масштабирующей константы при получении денормализованного результата в случае открытой маски прерывания "underflow" ("андерфлоу").

Достигается это тем, что устройство для коррекции порядка результата сложения чисел с плавающей запятой содержит блок формирования сигнала масштабирования, входы разрешения масштабирования результата, кода ограничения и коррекции порядка которого являются соответственно первым, вторым и третьим входами устройства, выход подключен к первому информационному входу сумматора коррекции порядка, второй информационный вход которого является четвертым входом устройства, третий вход которого соединен с третьим информационным входом сумматора коррекции порядка, выход которого является выходом устройства, согласно изобретению содержит сумматор коррекции порядка, который содержит три узла, первый из которых выполняет следующие функции:

Х₁=ПБ ₆А₆,

Р₆=А₆+ПБ ₆,

Х₂=Х₁+Р₆ А₅ПБ₅,

Р_5-6=Р₆ (А₅+ПБ₅),

Х₃=Х₁ +Р_5-6А₄ПБ₄,

Р_4-6 =Р_5-6(А₄+ПБ₄),

Х₄ =Х₃+Р_4-6А₃ПБ₃

Р_3-6=Р_4-6(А₃+ПБ₃ ),

Х₅=Х₄+Р_3-6А ₂ПБ₂,

Р_2-6=Р_3-6(А ₂+ПБ₂),

Y₁=C_in +ПБ₁,

Y₂=С_inПБ₁ ,

G6=X₅+Y₂P_2-6+P_2-6 A₁Y₁,

второй узел выполняет следующую функцию:

G13=G6+(ПБ₁₃+ПБ₁₂ +...+ПБ₈+ПБ₇),

и третий узел выполняет следующие функции:

где G6, G13 - сигналы переноса из шести и тринадцати младших разрядов соответственно, Scale - сигнал масштабирования, С _in - сигнал входного переноса. A₆, A₅ , A₄, А₃, А₂, A₁ - значения инверсий сигналов SH32_l, SH16_l , SH8_l, SH4_l, SH2_l, SH1 _l, кода сдвига с учетом ограничения величины сдвига соответственно на "32", "16", "8", "4", "2", "1" разряд соответственно, Х_i , Y_j - промежуточные сигналы, i, j - целые числа, i из интервала от 1 до 5, j из интервала от 1 до 2, Р_2-6 , Р_3-6, Р_4-6, Р_5-6, Р ₆ - сигналы распространения переноса соответственно через разряды со 2-го по 6-ой, с 3-го по 6-ой, с 4-го по 6-ой, с 5-го по 6-ой и 6-ой разряд, ПБ₁₅, ПБ₁₄,...,ПБ ₂, ПБ₁ - сигналы порядка большего слагаемого соответственно 15-го, 14-го,..., 1-го разрядов, кроме того, блок формирования сигнала масштабирования выполняет следующую логическую функцию:

Scale=ScaleEN

где Scale - сигнал масштабирования, SH64_l, SH32_l, SH16_l, SH8_l, SH4 _l, SH2_l, SH1_l, сигналы кода сдвига с учетом ограничения величины сдвига соответственно на "32", "16", "8", "4", "2", "1" разряд соответственно, М₇, M₆ ,..., M₁ - сигналы кода ограничения соответственно 7-го, 6-го,..., 1-го разрядов, ScaleEN - сигнал разрешения масштабирования результата.

Сущность изобретения заключается в том, что выполнение заявляемого устройства вышеописанным образом с использованием сумматора коррекции порядка и блока формирования сигнала масштабирования, позволяет обеспечить высокое быстродействие при значительном упрощении устройства.

Сравнение заявляемого устройства с ближайшим аналогом позволяет утверждать о соответствии критерию "новизна", а отсутствие

в аналогах отличительных признаков заявляемого устройства говорит о соответствии критерию "изобретательский уровень".

Предварительные испытания позволяют судить о возможности широкого промышленного использования.

На фиг.1 представлена блок-схема устройства для коррекции порядка результата сложения чисел с плавающей запятой, на фиг.2 представлен принцип структурного разбиения сумматора коррекции порядка на отдельные узлы, на фиг.3 представлен пример реализации первого узла сумматора коррекции порядка по соответствующим логическим формулам.

Устройство содержит блок 1 формирования сигнала масштабирования, сумматор 2 коррекции порядка, первый, второй, третий и четвертый входы 3-1-3-4 и выход 3-5. Выход 4 блока 1 формирования сигнала масштабирования подключен к первому информационному входу 5-1 сумматора 2 коррекции порядка, второй вход 5-2 которого является четвертым входом 3-4 устройства, а третий вход 5-3 подключен к третьему входу 3-3 устройства. Входы 3-1-3-3 являются входами блока 1 формирования сигнала масштабирования, а выход 3-5 устройства является выходом сумматора 2 коррекции порядка.

Блок 1 формирования сигнала масштабирования выполняет следующую логическую функцию:

Scale=Scale EN

где Scale - сигнал масштабирования, SH64_l, SH32_l, SH16_l, SH8_l, SH4 _l, SH2_l, SH1_l, сигналы кода сдвига с учетом ограничения величины сдвига соответственно на "32", "16", "8", "4", "2", "1" разряд соответственно, М₇, М₆ ,..., M₁ - сигналы кода ограничения соответственно 7-го, 6-го,..., 1-го разрядов, ScaleEN - сигнал разрешения масштабирования результата.

Сумматор 2 коррекции порядка, содержит три узла, первый из которых выполняет следующие функции:

Х ₁=ПБ₆А₆,

Р₆=А ₆+ПБ₆,

Х₂=Х₁+Р ₆А₅ПБ₅,

Р_5-6=Р ₆(А₅+ПБ₅),

Х₃=Х ₁+Р_5-6А₄ПБ₄,

Р _4-6=Р_5-6(А₄+ПБ₄),

Х₄=Х₃+Р_4-6А₃ПБ _3,

Р_3-6=Р_4-6(А₃+ПБ ₃),

Х₅=Х₄+Р_3-6 А₂ПБ₂,

Р_2-6=Р_3-6 (А₂+ПБ₂),

Y₁=C_in +ПБ₁,

Y₂=С_inПБ₁ ,

G6=X₅+Y₂P_2-6+P_2-6 A₁Y₁,

второй узел выполняет следующую функцию:

G13=G6+(ПБ₁₃+ПБ₁₂ +...+ПБ₈+ПБ₇),

и третий узел выполняет следующие функции:

где G6, G13 - сигналы переноса из шести и тринадцати младших разрядов соответственно, Scale - сигнал масштабирования, С _in - сигнал входного переноса, А₆, А₅ , А₄, A₃, А₂, A₁ - значения инверсий сигналов SH32_l, SH16_l , SH8_l, SH4_l, SH2_l, SH1 _l, кода сдвига с учетом ограничения величины сдвига соответственно на "32", "16", "8", "4", "2", "1" разряд соответственно, Х_i , Y_j - промежуточные сигналы, i, j - целые числа, i из интервала от 1 до 5, j из интервала от 1 до 2, Р_2-6 , Р_3-6, P_4-6, Р_5-6, Р ₆ - сигналы распространения переноса соответственно через разряды со 2-го по 6-ой, с 3-го по 6-ой, с 4-го по 6-ой, с 5-го по 6-ой и 6-ой разряд, ПБ₁₅, ПБ₁₄,..., ПБ₂, ПБ₁ - сигналы порядка большего слагаемого соответственно 15-го, 14-го,..., 1-го разрядов.

Пример реализации первого узла сумматора коррекции порядка по соответствующим логическим формулам представлен на фиг.3, где логический блок 6 является элементом типа ИЛИ, а логические блоки блоки 7-11 являются элементами типа 2-1-И-ИЛИ.

Устройство работает следующим образом

Рассмотрим Блок 1 формирования сигнала масштабирования Scale:

Scale=ScaleEN

Он стробируется сигналом разрешения масштабирования результата ScaleEN. Далее, Scale равен "1", если SH64_l ="1", a M₇="0" (первое слагаемое в скобках). Если SH64_l=М₇, то переходим к сравнению сомножителей второго слагаемого. Если SH32_l ="1", а M₆="0", то вырабатывается Scale. Если SH64_l=М₇ и SH32_l =M₆, то переходим дальше и анализируем разряды SH16 _l и M₅.

Этот процесс заканчивается сравнением разрядов SH1_l и M_l.

Таким образом, сигналы SH_l и М поразрядно сравниваются, начиная со старших разрядов; если разряд SH_l больше соответствующего разряда М, то вырабатывается сигнал масштабирования, иначе переходим к сравнению более младших разрядов. Используя несколько раз булево тождество , можно преобразовать выражение для Scale к следующему виду:

Scale=ScaleEN

Выражение для сигнала Scale можно разложить относительно SH1_l.

Scale=A₁+B₁SH1 _l,

где A₁ и В₁ - это функции, зависящие от SH2_l, SH4_l, SH8_l , SH16_l и SH32_l.

Зависимость от М несущественна с точки зрения задержки, так как М формируется заранее. A₁ и B₁ можно подготовить за то же время, что и SH1_l. Таким образом, это выражение можно получить за один логический уровень на элементе 1И-2И-2ИЛИ.

Аналогичным образом можно разложить A₁ и B ₁ относительно SH2_l.

A₁=A _2a+B_2aSH2 _l,

В₁=А_2b+В_2b SH2 ₁,

Здесь А_2a, В_2a, А _2b и В_2b - это функции, зависящие от SH4 _l, SH8_l, SH16_l и SH32_l .

Эти выражения можно реализовать за один логический уровень после получения SH2_l, А_2a, В_2a , A_2b и В_2b. Таким образом, последовательное разложение сигнала Scale по разрядам SH_l дает возможность реализовать его через один логический уровень после появления SH1_l.

На фиг.2 показано разбиение сумматора 2 коррекции порядка на три соответствующих узла: узел с разрядами с "1" по "6", узел с разрядами с "7" по "13" и узел с двумя старшими разрядами.

"15"-разрядный порядок большего (двойной расширенный формат) поступает в сумматор в прямой фазе, "6"-разрядный код сдвига инвертируется, при этом "9" старших разрядов второго слагаемого заполняются единицами. Кроме того, в два старших разряда сумматора заводится сигнал масштабирования Scale.

Сложение происходит в обратном коде, а так как сумма согласно стандарту должна быть положительной (Е_min="1"), то всегда будет циклический перенос, поэтому в сумматор надо заводить С_in=1.

С другой стороны, когда количество старших незначащих цифр мантиссы равно "64", разряды кода сдвига с SH32 _l по SH1_l равны "1", то есть в сумматоре от порядка большего отнимается код 111111, а надо отнимать код 1000000. Если в этом случае сделать С_in="0", то это будет эквивалентно дополнительному вычитанию "1" из порядка большего. Таким образом, полагаем

Перенос из "6" младших разрядов G6 можно разложить последовательно по инверсиям разрядов кода сдвига SH1_l , SH2_l,..., SH32_l и получить его через один логический уровень после прихода SH1₁. Пример реализации на фиг.3.

Переносы в младшие "6" разрядов сумматора можно вычислить не медленнее, чем G6, то есть, "1"-"6" разряды порядка результата можно получить через два логических уровня после SH1_l.

Сумма в средней группе определяется сигналом G6:

- если перенос есть, то сумма равна ПБ ₁₃, ПБ₁₂,..., ПБ₈, ПБ₇ ,

- если переноса нет, сумма равна {ПБ₁₃, ПБ ₁₂,..., ПБ₈, ПБ₇}+{11...11) (ее можно вычислить заранее).

Таким образом, сумму в разрядах с "7" по "13" также можно вычислить через "2" логических уровня после прихода SH1_l .

Перенос из "13" разрядов G13 используется для вычисления двух старших разрядов суммы. Очевидно, что

G13=G6+(ПБ ₁₃+ПБ₁₂+...+ПБ₈+ПБ₇ ).

Выражение можно вычислить за то же время, что и G6, так как оно

отличается только слагаемыми в скобках, которые не зависят от SH_l.

Для "14"-ого и "15"-ого разрядов суммы можно написать:

что можно реализовать за один логический уровень после получения G13.

Таким образом, все разряды порядка результата можно сформировать через "2" логических уровня после получения младшего разряда кода сдвига SH1_l.

Таким образом, предложенное устройство позволяет ускорить процесс суммирования при коррекции порядка результата сложения чисел с плавающей запятой, а также учесть масштабирующую константу при получении денормализованного результата в случае открытой маски прерывания "underflow" ("андерфлоу").