логический преобразователь
Классы МПК: | G06F7/57 арифметико-логические устройства (ALU), те оборудование или устройства для выполнения двух или более операций, относящихся к группам 7/483 H03K19/23 мажоритарные или миноритарные схемы, те в которых состояние выходного сигнала соответствует состоянию большинства или меньшинства входных сигналов соответственно |
Автор(ы): | Андреев Дмитрий Васильевич (RU) |
Патентообладатель(и): | Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" (RU) |
Приоритеты: |
подача заявки:
2005-05-11 публикация патента:
10.08.2006 |
Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления. Техническим результатом является повышение быстродействия. Устройство содержит семь мажоритарных элементов, четыре информационных входов, два настроечных. 1 ил.
Формула изобретения
Логический преобразователь для реализации любой из четырех простых симметричных булевых функций, содержащий семь мажоритарных элементов и подключенный первым информационным входом к объединенным вторым входам первого-третьего мажоритарных элементов, отличающийся тем, что объединенные третьи входы первого, шестого и объединенные третьи входы второго, четвертого мажоритарных элементов образуют соответственно второй и третий информационные входы логического преобразователя, четвертый информационный вход которого образован объединенными третьими входами третьего, пятого мажоритарных элементов, выход i-го мажоритарного элемента соединен с вторым входом (i+3)-го мажоритарного элемента, а i-й вход и выход седьмого мажоритарного элемента подключены соответственно к выходу (i+3)-го мажоритарного элемента и выходу логического преобразователя, первый и второй настроечные входы которого образованы соответственно объединенными первыми входами первого-третьего и объединенными первыми входами четвертого-шестого мажоритарных элементов.
Описание изобретения к патенту
Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.
Известны логические преобразователи (см., например, рис.18.2а на стр.315 в книге Каяцкас А.А. Основы радиоэлектроники. М.: Высш. шк., 1988), которые реализуют простую симметричную булеву функцию 2=х1х2 х1х3 х2х3, зависящую от трех аргументов - входных двоичных сигналов х1, х2, х 3, х3 {0,1}.
К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических преобразователей, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация любой из четырех простых симметричных булевых функций, зависящих от четырех аргументов - входных двоичных сигналов.
Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический преобразователь (патент РФ 2248034, кл. G 06 F 7/38, 2005 г.), который содержит семь мажоритарных элементов и реализует любую из четырех простых симметричных булевых функций 1=х1 х2 х3 х4, 2=х1х2 х1х3 х1х4 х2х3 х2х4 х3х4, 3=х1х2х3 х1х2х4 х1х3х4 х2х3х4, 4=x1x2x3х 4, зависящих от четырех аргументов - входных двоичных сигналов х1, х2, х3, х4 {0,1}.
К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится низкое быстродействие, обусловленное тем, что максимальное время задержки распространения сигнала в прототипе определяется выражением t=6 tM, где tM есть время задержки мажоритарного элемента.
Техническим результатом изобретения является повышение быстродействия при сохранении функциональных возможностей прототипа.
Указанный технический результат при осуществлении изобретения достигается тем, что в логическом преобразователе, содержащем семь мажоритарных элементов и подключенном первым информационным входом к объединенным вторым входам первого - третьего мажоритарных элементов, особенность заключается в том, что объединенные третьи входы первого, шестого и объединенные третьи входы второго, четвертого мажоритарных элементов образуют соответственно второй и третий информационные входы логического преобразователя, четвертый информационный вход которого образован объединенными третьими входами третьего, пятого мажоритарных элементов, выход i-го мажоритарного элемента соединен с вторым входом (i+3)-го мажоритарного элемента, а i-ый вход и выход седьмого мажоритарного элемента подключены соответственно к выходу (i+3)-го мажоритарного элемента и выходу логического преобразователя, первый и второй настроечные входы которого образованы соответственно объединенными первыми входами первого - третьего и объединенными первыми входами четвертого - шестого мажоритарных элементов.
На чертеже представлена схема предлагаемого логического преобразователя.
Логический преобразователь содержит мажоритарные элементы 11-17, причем объединенные вторые входы элементов 11-13 и объединенные третьи входы элементов 11, 16 соединены соответственно с первым и вторым информационными входами логического преобразователя, подключенного третьим и четвертым информационными входами соответственно к объединенным третьим входам элементов 12, 1 4 и объединенным третьим входам элементов 13 , 15, выход элемента 1i соединен с вторым входом элемента 1i+3, а i-ый вход и выход элемента 17 подключены соответственно к выходу элемента 1i+3 и выходу логического преобразователя, первый и второй настроечные входы которого образованы соответственно объединенными первыми входами элементов 11-13 и объединенными первыми входами элементов 14-1 6.
Работа предлагаемого логического преобразователя осуществляется следующим образом. На его первый - четвертый информационные и первый, второй настроечные входы подаются соответственно двоичные сигналы x1-x4 {0,1} и f1, f2 {0,1}. На выходе мажоритарного элемента 1k имеем аk1#аk2#аk3 =аk1аk2 ak1ak3 ak2ak3, где аk1, а k2, аk3 и #, , · есть соответственно сигналы на его первом, втором, третьем входах и символы операций Maj, ИЛИ, И. Следовательно, если на первом входе элемента 1k присутствует "1" либо "0", то этот элемент будет выполнять операцию аk2 ak3 либо аk2аk3. Таким образом, на выходе предлагаемого преобразователя получим
Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический преобразователь реализует любую из четырех простых симметричных булевых функций 1=x1 x2 x3 x4, 2=x1x2 x1x3 x1x4 x2x3 x2x4 x3x4, 3=x1x2x3 x1x2x4 x1x3x4 x2x3x4, 4=x1x2x3x 4, зависящих от четырех аргументов - входных двоичных сигналов x1, x2, x3, x4 {0,1}, и обладает более высоким по сравнению с прототипом быстродействием, так как максимальное время задержки распространения сигнала в указанном преобразователе определяется выражением t=3 tM, где tM есть время задержки мажоритарного элемента. Дополнительным достоинством предлагаемого логического преобразователя является на четыре мажоритарных элемента меньший по сравнению с прототипом аппаратурный состав.
Класс G06F7/57 арифметико-логические устройства (ALU), те оборудование или устройства для выполнения двух или более операций, относящихся к группам 7/483
Класс H03K19/23 мажоритарные или миноритарные схемы, те в которых состояние выходного сигнала соответствует состоянию большинства или меньшинства входных сигналов соответственно
мажоритарный элемент с многозначным внутренним представлением сигналов - патент 2506696 (10.02.2014) | |
мажоритарный модуль - патент 2473954 (27.01.2013) | |
мажоритарное устройство - патент 2395161 (20.07.2010) | |
мажоритарный модуль - патент 2300137 (27.05.2007) | |
трехканальное устройство для управления блоками исполнительных реле - патент 2292113 (20.01.2007) | |
мажоритарный модуль - патент 2287897 (20.11.2006) | |
резервированный ключ - патент 2281606 (10.08.2006) | |
мажоритарный модуль - патент 2242044 (10.12.2004) | |
пороговый элемент - патент 2034401 (30.04.1995) |