логический вычислитель

Формула изобретения

Логический вычислитель, предназначенный для реализации любой из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, содержащий n логических модулей, каждый из которых содержит элемент ИЛИ, элемент И, подсоединенный первым и вторым входами соответственно к второму и первому входам элемента ИЛИ, и D-триггер, подключенный неинвертирующим выходом и тактовым входом соответственно к первому выходу и второму входу логического модуля, третий вход и первый выход которого объединены, а пятый вход подключен к второму входу элемента И, второй выход каждого предыдущего логического модуля соединен с пятым входом последующего логического модуля, а пятый вход первого и второй выход n-го логических модулей подключены соответственно к шине нулевого потенциала и выходу логического вычислителя, первый и второй управляющие входы которого образованы соответственно объединенными первыми и объединенными вторыми входами всех логических модулей, отличающийся тем, что в каждый логический модуль введены замыкающий и размыкающий ключи, причем выход и вход замыкающего ключа соединены соответственно с входом данных D-триггера, выходом размыкающего ключа, подсоединенного входом к выходу элемента И, и четвертым входом логического модуля, первый, третий входы и второй выход которого образованы соответственно входом управления замыкающего, размыкающего ключей, первым входом элемента И и выходом элемента ИЛИ.

Описание изобретения к патенту

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические вычислители (см., например, рис.5.3 на стр.144 в книге Гутников B.C. Интегральная электроника в измерительных устройствах. Л.: Энергоатомиздат, 1988), которые реализуют простую симметричную булеву функцию ₂=х₁x₂ x₁x₃ x₂x₃, зависящую от трех аргументов - входных двоичных сигналов х₁, х₂, x ₃ {0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических вычислителей, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация любой из n простых симметричных булевых функций, зависящих от n аргументов -входных двоичных сигналов x₁,..., x_n {0,1}.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический вычислитель (фиг.1 в описании изобретения к патенту РФ 2227931, кл. G 06 F 7/00, 2004 г.), который содержит n логических модулей и реализует любую из n простых симметричных булевых функций ₁,..., _n, зависящих от n аргументов - входных двоичных сигналов х₁,..., x_n {0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится зависимость времени, в течение которого входные двоичные сигналы не должны изменяться, от индекса реализуемой функции.

Техническим результатом изобретения является упрощение реализации простых симметричных булевых функций ₁,..., _n за счет исключения зависимости между временем, в течение которого аргументы этих функций (входные двоичные сигналы) не должны изменяться, и индексом реализуемой функции.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом вычислителе, содержащем n логических модулей, каждый из которых содержит элемент ИЛИ, элемент И, подсоединенный первым и вторым входами соответственно к второму и первому входам элемента ИЛИ, и D-триггер, подключенный неинвертирующим выходом и тактовым входом соответственно к первому выходу и второму входу логического модуля, третий вход и первый выход которого объединены, а пятый вход подключен к второму входу элемента И, второй выход каждого предыдущего логического модуля соединен с пятым входом последующего логического модуля, а пятый вход первого и второй выход n-го логических модулей подключены соответственно к шине нулевого потенциала и выходу логического вычислителя, первый и второй управляющие входы которого образованы соответственно объединенными первыми и объединенными вторыми входами всех логических модулей, особенность заключается в том, что в каждый логический модуль введены замыкающий и размыкающий ключи, причем выход и вход замыкающего ключа соединены соответственно с входом данных D-триггера, выходом размыкающего ключа, подсоединенного входом к выходу элемента И, и четвертым входом логического модуля, первый, третий входы и второй выход которого образованы соответственно входом управления замыкающего, размыкающего ключей, первым входом элемента И и выходом элемента ИЛИ.

На фиг.1 и фиг.2 представлены соответственно схема предлагаемого логического вычислителя и временные диаграммы, поясняющие принцип его работы.

Логический вычислитель содержит n логических модулей 1₁,..., 1_n. Каждый логический модуль содержит элемент И 2, элемент ИЛИ 3, замыкающий и размыкающий ключи 4 и 5, D-триггер 6, причем первый, второй входы и выход элемента 2 соединены соответственно с вторым, первым входами элемента 3 и входом ключа 5, подсоединенного выходом к выходу ключа 4 и входу данных D-триггера 6, тактовый вход и неинвертирующий выход которого соединены соответственно с вторым входом и первым выходом логического модуля, подключенного первым, третьим, четвертым, пятым входами и вторым выходом соответственно к входу управления ключей 4, 5, первому входу элемента 2, входу ключа 4, первому входу и выходу элемента 3. Первый выход каждого логического модуля соединен с его третьим входом, второй выход модуля подключен к пятому входу модуля 1_k+1, а пятый вход модуля 1₁ и второй выход модуля 1_n соединены соответственно с шиной нулевого потенциала и выходом логического вычислителя, первый и второй управляющие входы которого образованы соответственно объединенными первыми и объединенными вторыми входами модулей 1₁,..., 1_n.

Работа предлагаемого логического вычислителя осуществляется следующим образом. На четвертые входы логических модулей 1 ₁,..., 1_n подаются соответственно двоичные сигналы x₁,..., x_n {0,1}; на первый, второй управляющие входы логического вычислителя подаются соответственно импульсные сигналы y ₁, y₂ {0,1} (фиг.2), причем период Т сигнала y₂ должен удовлетворять условию Т> t, где t= t_Тр+n t_ИЛИ, а t_Tp и t_ИЛИ есть длительности задержек, вносимых D-триггером 6 и элементом 3. Если y₁=1 (y₁=0), то ключ 4 замкнут (разомкнут), а ключ 5 разомкнут (замкнут). Тогда сигналы на первом и втором выходах логического модуля будут определяться соответственно рекуррентными выражениями

и

W_ij=V_ij W_(i-1)j,

где есть номер момента времени t_j (фиг.2); W_0j=0. В представленной ниже таблице приведены значения указанных рекуррентных выражений при n=4.

V11=x 1	V21=x 2	V31=x 3	V41=x 4
W11 =x1	W 21=x1 x2	W 31=x1 x2 x3	W 41=x1 x2 x3 x4
V12=0	V 22=x1x2	V32=x1 x3 x2x3	V42=x1x 4 x2x4 x3x4
W12=0	W22=x1x 2	W32=x 1x2 x1x3 x2x3	W42=x1x 2 x1x3 x1x4 x2x3 x2x4 x3x4
V13=0	V23=0	V 33=x1x2x 3	V43=x 1x3x4 x2x3x 4 x1x2x 4
W13 =0	W23=0	W33=x1x 2x3	W 43=x1x2x 3 x1x2x 4 x1x3x 4 x2x3x 4
V14 =0	V24=0	V34=0	V 44=x1x2x 3x4
W14=0	W 24=0	W34=0	W44=x1 x2x3x 4

Таким образом, на выходе предлагаемого логического вычислителя имеем

где ₁,..., _n есть простые симметричные булевы функции (см. стр.126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974). При этом сигналы х₁,..., х_n не должны изменяться, пока сигнал y₁ имеет высокий уровень.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический вычислитель выполняет более простую по сравнению с прототипом реализацию функций ₁,..., _n, поскольку устранена зависимость между временем, в течение которого аргументы этих функций (входные двоичные сигналы х₁,..., x_n) не должны изменяться, и индексом реализуемой функции. Дополнительным достоинством предлагаемого логического вычислителя является более простая по сравнению с прототипом настройка, так как для реализации функции _q(q {1,...,n}) указанному вычислителю потребуется на n-1 импульсов сигнала y₂ меньше, чем прототипу.