логический вычислитель

Формула изобретения

Логический вычислитель для реализации любой из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, содержащий n элементов И, n элементов ИЛИ и n D-триггеров, причем первый вход первого элемента ИЛИ, неинвертирующий выход, вход установки и тактовый вход i-го D-триггера подключены соответственно к шине нулевого потенциала, первому входу i-го элемента И, первому и второму управляющим входам логического вычислителя, отличающийся тем, что выход k-го элемента И соединен с входом данных (k+1)-го D-триггера, а выход n-го элемента И является выходом логического вычислителя, подключенного i-м информационным входом к второму входу i-го элемента ИЛИ, первый вход и выход которого соединены соответственно с входом данных i-го D-триггера и вторым входом i-го элемента И.

Описание изобретения к патенту

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические вычислители (см., например, фиг.1 в описании изобретения к патенту РФ 2227931, кл. G06F 7/00, 2004 г.), которые реализуют любую из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических вычислителей, относится большие аппаратурные затраты.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является, принятый за прототип, логический вычислитель (фиг.1 в описании изобретения к патенту РФ 2248036, кл. G06F 7/38, 2005 г.), который содержит элементы И, элементы ИЛИ, D-триггеры и реализует любую из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится большие аппаратурные затраты.

Техническим результатом изобретения является уменьшение аппаратурных затрат при сохранении функциональных возможностей прототипа.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом вычислителе, содержащем n элементов И, n элементов ИЛИ и n D-триггеров, первый вход первого элемента ИЛИ, неинвертирующий выход, вход установки и тактовый вход i-го D-триггера подключены соответственно к шине нулевого потенциала, первому входу i-го элемента И, первому и второму управляющим входам логического вычислителя, особенность заключается в том, что выход k-го элемента И соединен с входом данных (k+1)-го D-триггера, а выход n-го элемента И является выходом логического вычислителя, подключенного i-ым информационным входом к второму входу i-го элемента ИЛИ, первый вход и выход которого соединены соответственно с входом данных i-го D-триггера и вторым входом i-го элемента И.

На фиг.1 и 2 представлены соответственно схема предлагаемого логического вычислителя и временные диаграммы сигналов настройки.

Логический вычислитель содержит элементы И 1 ₁, ..., 1_n, элементы ИЛИ 2 ₁, ..., 2_n и D-триггеры 3 ₁, ..., 3_n, причем неинвертирующий выход, вход установки и тактовый вход D-триггера 3 _i соединены соответственно с первым входом элемента 1 _i, первым и вторым управляющими входами логического вычислителя, подключенного выходом и i-ым информационным входом соответственно к выходу элемента 1_n и второму входу элемента 2_i, первый вход и выход которого соединены соответственно с входом данных D-триггера 3_i и вторым входом элемента 1_i, выход элемента 1_k подключен к входу данных D-триггера 3_k+1 , а вход данных D-триггера 3₁ соединен с шиной нулевого потенциала.

Работа предлагаемого логического вычислителя осуществляется следующим образом. На его первый, ..., n-й информационные и первый, второй управляющие входы подаются соответственно двоичные сигналы x₁, ..., x_n {0, 1} и импульсные сигналы у₁, у ₂ {0, 1} (фиг.2), причем период T сигнала у ₂ должен удовлетворять условию Т> t, где t= t_Tp+ t_И+(n-1)( t_ИЛИ+ t_И), а t_И, t_ИЛИ и t_Тр есть длительности задержек, вносимых элементами 1_i, 2_i и D-триггером 3_i соответственно. Тогда сигнал на выходе элемента 1_i будет определяться рекуррентным выражением

где есть номер момента времени t_j (фиг.2); W_(i-1)0=1; W_0j=0. В представленной ниже таблице приведены значения выражения (1) при n=4.

W11=x 1	W21=x 1 x2	W 31=x1 x2 x3	W 41=x1 x2 x3 x4
W 12=0	W22=x 1x2	W 32=x1x2 x1x3 x2x3	W42=x1x 2 x1x3 x1x4
			x2x3 x2x4 x3x4
W13=0	W23=0	W 33=x1x2x 3	W43=x 1x2x3 x1x2x 4 x1x3x 4 x2x3x 4
W14 =0	W24=0	W34=0	W 44=x1x2x 3x4

Таким образом, предлагаемый логический вычислитель на своем выходе реализует функцию

где ₁, ..., _n есть простые симметричные булевы функции (см. стр.126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974). Согласно (2) и фиг.2 настройка вычислителя (фиг.1) на реализацию функции _j осуществляется соответствующим количеством m=j-1 импульсов сигнала у₂. При этом вычислитель (фиг.1) содержит n элементов И, n элементов ИЛИ и n D-триггеров. Отметим, что в состав прототипа входят 2n элементов И, n элементов ИЛИ и n D-триггеров.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический вычислитель реализует любую из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, и обладает меньшими по сравнению с прототипом аппаратурными затратами.