однородная вычислительная структура для выполнения операций по заданному модулю

Формула изобретения

Однородная вычислительная структура для выполнения арифметических операций по заданному модулю, содержащая N² полных сумматоров, первый, второй, третий, ..., i-й, ..., n-й входы для первого слагаемого, первый, второй, третий, ..., i-й, ..., n-й входы для второго слагаемого, первый, второй, третий, ..., i-й, ..., n-й входы переноса, первый, второй, i-й, ..., n-й выходы суммы, первый, второй, ..., i-й, ..., n-й выходы переноса, где N=1, 2, ..., N, и отличающаяся тем, что она дополнительно содержит элементов И, где K=N-1, (N-2)·(N-1) элементов ИЛИ, управляющих входов, где N - количество столбцов и строк в вычислительной структуре, причем первый вход первого слагаемого соединен с первым входом первого слагаемого первого полного сумматора первого столбца первой строки, второй вход первого слагаемого соединен с первым входом первого слагаемого второго полного сумматора первого столбца второй строки, ..., i-й вход первого слагаемого соединен с первым входом первого слагаемого i-го полного сумматора первого столбца i-й строки, ..., n-й вход первого слагаемого соединен с первым входом первого слагаемого n-го полного сумматора первого столбца n-й строки, первый вход второго слагаемого соединен со вторым входом второго слагаемого первого полного сумматора первого столбца первой строки, второй вход второго слагаемого соединен со вторым входом второго слагаемого первого полного сумматора первого столбца второй строки, ..., i-й вход второго слагаемого соединен со вторым входом второго слагаемого i-го полного сумматора первого столбца i-й строки, ..., n-й вход второго слагаемого соединен со вторым входом второго слагаемого n-го полного сумматора первого столбца n-й строки, первый вход переноса соединен с первым входом переноса первого полного сумматора первого столбца первой строки, второй вход переноса соединен с входом переноса второго полного сумматора первого столбца второй строки, ..., i-й вход переноса соединен со входом переноса i-го полного сумматора первого столбца i-й строки, ..., n-й вход переноса соединен со входом переноса n-го полного сумматора первого столбца n-й строки, выход суммы первого полного сумматора первого столбца первой строки соединен с первым входом первого слагаемого первого полного сумматора второго столбца первой строки, ..., выход суммы i-го полного сумматора первого столбца i-й строки соединен с первым входом первого слагаемого i-го полного сумматора второго столбца i-й строки, ..., выход суммы n-го полного сумматора первого столбца n-й строки соединен с первым входом первого слагаемого n-го полного сумматора второго столбца n-й строки, ..., выход суммы первого полного сумматора i-го столбца первой строки соединен с первым входом первого слагаемого первого полного сумматора i+1-го столбца первой строки, ..., выход суммы i-го полного сумматора i-го столбца i-й строки соединен с первым входом первого слагаемого i-го полного сумматора i+1 столбца i-й строки, ..., выход суммы n-го полного сумматора i-го столбца n-строки соединен с первым входом первого слагаемого n-го полного сумматора i+1-го столбца n-й строки, ..., выход суммы первого полного сумматора n-1-го столбца первой строки соединен с первым входом первого слагаемого первого полного сумматора n-го столбца первой строки, ..., выход суммы i-го полного сумматора n-1 столбца i-й строки соединен с i-входом первого слагаемого i-го полного сумматора n-го столбца i-й строки, ..., выход суммы n-го полного сумматора n-1 столбца n-й строки соединен с первым входом первого слагаемого n-го полного сумматора n-го столбца n-й строки, выход суммы первого полного сумматора n-го столбца первой строки соединен с первым выходом суммы вычислительной структуры, выход суммы i-го полного сумматора n-го столбца i-й строки соединен с i-м выходом суммы вычислительной структуры, выход суммы n-го полного сумматора n-го столбца, n-й строки соединен с n-м выходом суммы вычислительной структуры, выход переноса первого полного сумматора первого столбца первой строки соединен с входом второго слагаемого второго сумматора второго столбца второй строки, выход переноса второго полного сумматора первого столбца второй строки соединен с входом второго слагаемого третьего полного сумматора второго столбца третьей строки и со вторым входом первого элемента И первых N-1 элементов И цепи коммутации переносов между сумматорами первого и второго столбцов, выход переноса третьего полного сумматора первого столбца третьей строки соединен с входом второго слагаемого четвертого полного сумматора второго столбца четвертой строки и со вторым входом второго элемента И первых N-1 элементов И цепи коммутации переносов между сумматорами первого и второго столбцов, и со вторым входом первого элемента И следующих за первыми N-1 - N-2 элементов И, последующие цепи выходов переносов между первым и вторым столбцами формируются аналогичным образом, выход переноса n-го сумматора первого столбца, n-й строки соединен со вторым входом второго слагаемого первого полного сумматора второго столбца первой строки, со вторым входом последнего элемента И первых N-1 элементов И, со вторым входом последнего элемента И следующих N-2 элементов И и т.д. до связи со вторым входом последнего элемента И, в цепи коммутации между первым и вторым столбцами, цепи коммутации и связи между выходами переносов и входами вторых слагаемых i-го и i+1-го столбцов формируются аналогичным образом, вплоть до цепей коммутации между n-1-м и n-м столбцами, при этом первые N-1 управляющих входов соединены соответственно с первым входом первых N-1 элементов И выходы которых идут соответственно на первый, ..., i, ..., N-1 входы первого элемента ИЛИ, следующие N-2 управляющих входов соединены соответственно с первым входом следующих N-2 элементов И, выходы которых соединены соответственно с первым, i-м, N-2 входом второго элемента ИЛИ и т.д., выход первого элемента ИЛИ коммутационного поля между первым и вторым столбцом вычислительной структуры соединен с входом переноса первого полного сумматора второго столбца первой строки, выход второго элемента ИЛИ коммутационного поля между первым и вторым столбцом вычислительной структуры соединен с входом переноса второго полного сумматора второго столбца второй строки, выход i-го элемента ИЛИ коммутационного поля между первым и вторым столбцом вычислительной структуры соединен с входом переноса i-го полного сумматора второго столбца i-й строки, выход последнего элемента ИЛИ коммутационного поля между первым и вторым столбцом вычислительной структуры соединен с входом переноса n-2-го полного сумматора второго столбца n-2-й строки, в цепях коммутации между последующими столбцами элементы ИЛИ цепей коммутации соединены с входами переносов полных сумматоров аналогичным образом, коммутационное поле между последующими столбцами однородной вычислительной среды формируется аналогичным образом, выход переноса первого полного сумматора n-го столбца первой строки соединен с первым выходом переноса вычислительной структуры, выход переноса i-го полного сумматора n-го столбца i-й строки соединен с i-м выходом переноса вычислительной структуры, выход переноса n-го полного сумматора n-го столбца n-й строки соединен с n-м выходом переноса вычислительной структуры, выход последнего элемента И в коммутаторах всех столбцов соединен с входом переноса (N-1)-го сумматора следующего столбца, входы переноса n-х сумматоров второго - n-го столбцов являются нулевыми.

Описание изобретения к патенту

Однородная вычислительная структура для выполнения операций по заданному модулю относится к вычислительной технике и может быть использована для выполнения арифметических операций над числами, представленными в непозиционной модулярной системе счисления.

Известна также ячейка однородной структуры, авторское свидетельство SU №1501035 А2, содержащая два информационных входа 1, 2, три настроечных входа 3-5, три информационных выхода 7-8, два мультиплексора 9, 10, два элемента ИЛИ 11, 12, два элемента И, триггер 15, шесть элементов ЗАПРЕТ 16-21, элемент ИЛИ-НЕ.

Недостаток заключается в том, что выполнение логических и арифметических операций в однородной вычислительной структуре, синтезированной из ячеек однородной структуры, может быть выполнено только в позиционной системе счисления.

Из известных наиболее близкой по технической сущности является ячейка однородной структуры, авторское свидетельство SU №1573456 А1, содержащая информационные входы 1-5, настроечные входы 6-8, информационные выходы 9-13, мультиплексоры 14, 15, элементы И 16-20, элементы ИЛИ 21-25, элемент ЗАПРЕТ 26-32, сумматор 33.

Предлагаемое изобретение направленно на повышение функциональных возможностей однородной вычислительной структуры за счет обеспечения реализации операций коммутации управляющих каналов, для настройки работы ОВС на обработку данных по требуемому модулю.

Это достигается тем, что в однородную вычислительную структуру для выполнения операций по заданному модулю, содержащую N ² полных сумматоров, первый, второй, третий, ..., i-й, ..., n-й входы для первого слагаемого, первый, второй, третий, ..., i-й, ..., n-й входы для второго слагаемого, первый, второй, третий, ..., i-й, ..., n-й входы переноса, первый, второй, i-й, ..., n-й выходы суммы, первый, второй, ..., i-й, ..., n-й выходы переноса, где N=1, 2, ..., N, причем первый вход первого слагаемого соединен с первым входом первого слагаемого первого полного сумматора первого столбца первой строки, второй вход первого слагаемого соединен с первым входом первого слагаемого второго полного сумматора первого столбца второй строки, ..., i-й вход первого слагаемого соединен с первым входом первого слагаемого i-го полного сумматора первого столбца i-й строки, ..., n-й вход первого слагаемого соединен с первым входом первого слагаемого n-го полного сумматора первого столбца n-й строки, первый вход второго слагаемого соединен со вторым входом второго слагаемого первого полного сумматора первого столбца первой строки, второй вход второго слагаемого соединен со вторым входом второго слагаемого первого полного сумматора первого столбца второй строки, ..., i-й вход второго слагаемого соединен со вторым входом второго слагаемого i-го полного сумматора первого столбца i-й строки, ..., n-й вход второго слагаемого соединен со вторым входом второго слагаемого n-го полного сумматора первого столбца n-й строки, первый вход переноса соединен с первым входом переноса первого полного сумматора первого столбца первой строки, второй вход переноса соединен со входом переноса второго полного сумматора первого столбца второй строки, ..., i-й вход переноса соединен со входом переноса i-го полного сумматора первого столбца i-й строки, ..., n-й вход переноса соединен со входом переноса n-го полного сумматора первого столбца n-й строки, выход суммы первого полного сумматора первого столбца первой строки соединен с первым входом первого слагаемого первого полного сумматора второго столбца первой строки, ..., выход суммы i-го полного сумматора первого столбца первой строки соединен с первым входом первого слагаемого i-го полного сумматора второго столбца i-й строки, ..., выход суммы n-го полного сумматора первого столбца первой строки соединен с первым входом первого слагаемого n-го полного сумматора второго столбца n-й строки, ..., выход суммы первого полного сумматора i-го столбца первой строки соединен с первым входом первого слагаемого первого полного сумматора i+1-го столбца первой строки, ..., выход суммы i-го полного сумматора первого столбца первой строки соединен с первым входом первого слагаемого i-го полного сумматора i+1 столбца i-й строки, ..., выход суммы n-го полного сумматора i-го столбца n-строки соединен с первым входом первого слагаемого n-го полного сумматора i+1-го столбца n-й строки, ..., выход суммы первого полного сумматора n-1-го столбца первой строки соединен с первым входом первого слагаемого первого полного сумматора n-го столбца первой строки, ..., выход суммы i-го полного сумматора n-1 столбца i-й строки соединен с i-входом первого слагаемого i-го полного сумматора n-го столбца i-й строки, ..., выход суммы n-го полного сумматора n-1 столбца n-й строки соединен с первым входом первого слагаемого n-го полного сумматора n-го столбца n-й строки, с целью расширения функциональных возможностей дополнительно введены для реализации операции коммутации требуемого модуля, (арифметич. прогрессия) элементов И, (N-2)·N элементов ИЛИ, причем первые N-1 управляющих входов соединены соответственно с первым входом первых N-1 элементов И, выходы которых идут соответственно на первый, ..., i, ..., N-1 входы первого элемента ИЛИ, следующие N-2 управляющих входов соединены соответственно с первым входом следующих N-2 элементов И, выходы которых соединены соответственно с первым, i-м, N-2 входом второго элемента ИЛИ и т.д., коммутационное поле между последующими столбцами однородной вычислительной среды формируется аналогичным образом.

Введение новых элементов и связей между ними обеспечивает решение поставленной задачи.

На фиг.1 представлена функциональная схема однородной вычислительной структуры для выполнения операций по заданному модулю. ОВС содержит N² полных сумматоров, в каждом столбце ОВС по N сумматоров, между смежными столбцами сумматоров размещаются коммутаторы, для включения каналов переносов с выходов переносов сумматоров предыдущего столбца на входы переноса сумматоров следующего столбца. Данная фигура показывает, что коммутаторы представляют собой набор И, ИЛИ элементов, объединенных для реализации логики коммутации «каждый предыдущий с каждым следующим». Схема состоит из следующих элементов: 1, 2, 13, 14, 25, 26 - соответственно первый и второй сумматоры соответственно первого, i-го и n-го столбцов, 3, 15, 27 - соответственно i - и сумматоры соответственно первого, i-го и n-го столбцов, 4, 16, 28 - соответственно n - й сумматоры соответственно первого, i-го и n-го столбцов, 5, 6, 7 - первые n-1 элементов И коммутатора между первым и i-м столбцами, 8, 9 - следующие n-2 элементов И коммутатора между первым и i-м столбцами, 10 - последний элемент И коммутатора между первым и i-м столбцами, 11 и 12 - элементы ИЛИ коммутатора между первым и i-м столбцами. Элементы 17, 18, 19 - первые n-1 элементов И коммутатора между i-м и n-м столбцами, 20, 21 - следующие n-2 элементов И коммутатора между i-м и n-м столбцами, 22 - последний элемент И коммутатора между i-м и n-м столбцами, 23 и 24 - элементы ИЛИ коммутатора между i-м и n-м столбцами. Группы выходов 29, 32, 35, 38 - группы информационных входов a1, a2, ai, ... an, 30, 33, 36, 39 - группы информационных входов b1, b2, bi, ... bn, 31, 34, 37, 40 - группы информационных входов c1, c2, ci, ... cn. Группы выходов 41, 43, 45, 47 - группы информационных выходов s1, s2, si, ... sn, 42, 44, 46, 48 - группы информационных выходов р1, р2, pi, ... pn. Группы выходов 49, 50, 51, 52, 53, 54 - группы управляющих выходов 1, 2, n-1, 1, 2, ..., n-2, 1 коммутатора между первым и i-м столбцами. Группы выходов 55, 56, 57, 58, 59, 60 - группы управляющих выходов 1, 2, n-1, 1, 2, ..., n-2, 1 коммутатора между i-м и n-м столбцами. При этом, информационные входы 29, 30, 31 соединены с входами сумматора 1 первого столбца, информационные входы 32, 33, 34 соединены с входами сумматора 2 первого столбца, информационные входы 35, 36, 37 соединены с входами сумматора 3 первого столбца, информационные входы 38, 39, 40 соединены с входами сумматора 4 первого столбца. Первый информационный выход сумматора 1 соединен с первым информационным входом сумматора 13, второй информационный выход сумматора 1 соединен со вторым входом сумматора 14, первый информационный выход сумматора 2 соединен с первым информационным входом сумматора 14, второй информационный выход сумматора 2 соединен со вторым входом сумматора 15 и со вторым входом пятого элемента И, первый информационный выход сумматора 3 соединен с первым информационным входом сумматора 15, второй информационный выход сумматора 3 соединен со вторым входом сумматора 16, со вторым входом шестого элемента И, со вторым входом восьмого элемента И, первый информационный выход сумматора 4 соединен с первым информационным входом сумматора 16, второй информационный выход сумматора 4 соединен со вторым входом сумматора 13, со вторым входом десятого элемента И, со вторым входом девятого элемента И, со вторым входом седьмого элемента И, сорок девятый управляющий вход соединен с первым входом пятого элемента И, пятидесятый управляющий вход соединен с первым входом шестого элемента И, пятьдесят первый управляющий вход соединен с первым входом седьмого элемента И, пятьдесят второй управляющий вход соединен с первым входом восьмого элемента И, пятьдесят третий управляющий вход соединен с первым входом девятого элемента И, пятьдесят четвертый управляющий вход соединен с первым входом десятого элемента И, выход пятого элемента И соединен с первым входом одиннадцатого элемента ИЛИ, выход шестого элемента И соединен с i-м входом одиннадцатого элемента ИЛИ, выход седьмого элемента И соединен с n-1 входом одиннадцатого элемента ИЛИ, выход восьмого элемента И соединен с первым входом двенадцатого элемента ИЛИ, выход девятого элемента И соединен с n-2 входом одиннадцатого элемента ИЛИ, выход десятого элемента И соединен с третьим входом сумматора 15, выход одиннадцатого элемента ИЛИ соединен с третьим входом сумматора 13, выход двенадцатого элемента ИЛИ соединен с третьим входом сумматора 14, первый выход сумматора 13 соединен с первым входом сумматора 25, первый выход сумматора 14 соединен с первым входом сумматора 26, первый выход сумматора 15 соединен с первым входом сумматора 27, первый выход сумматора 16 соединен с первым входом сумматора 28, второй выход сумматора 13 соединен со вторым входом сумматора 26, второй выход сумматора 14 соединен со вторым входом сумматора 27 и вторым входом семнадцатого элемента И, второй выход сумматора 15 соединен со вторым входом сумматора 28, вторым входом двадцатого элемента И, вторым входом восемнадцатого элемента И, второй выход сумматора 16 соединен со вторым входом сумматора 25, вторым входом двадцать второго элемента И, вторым входом двадцать первого элемента И, вторым входом девятнадцатого элемента И, пятьдесят пятый управляющий вход соединен с первым входом семнадцатого элемента И, пятьдесят шестой управляющий вход соединен с первым входом восемнадцатого элемента И, пятьдесят седьмой управляющий вход соединен с первым входом девятнадцатого элемента И, пятьдесят восьмой управляющий вход соединен с первым входом двадцатого элемента И, пятьдесят девятый управляющий вход соединен с первым входом двадцать первого элемента И, шестидесятый управляющий вход соединен с первым входом двадцать второго элемента И, выход семнадцатого элемента И соединен с первым входом двадцать третьего элемента ИЛИ, выход восемнадцатого элемента И соединен с i-ым входом двадцать третьего элемента ИЛИ, выход девятнадцатого элемента И соединен с n-1-ым входом двадцать третьего элемента ИЛИ, выход двадцатого элемента И соединен с первым входом двадцать четвертого элемента ИЛИ, выход двадцать первого элемента И соединен с n-2 входом двадцать четвертого элемента ИЛИ, выход двадцать второго элемента И соединен с третьим входом сумматора 27, выход двадцать третьего элемента ИЛИ соединен с третьим входом сумматора 25, выход двадцать четвертого элемента ИЛИ соединен с третьим входом сумматора 26, первый выход сумматора 25 соединен с сорок первым выходом, первый выход сумматора 26 соединен с сорок третьим выходом, первый выход сумматора 27 соединен с сорок пятым выходом, первый выход сумматора 28 соединен с сорок седьмым выходом, второй выход сумматора 25 соединен с сорок вторым выходом, второй выход сумматора 26 соединен с сорок четвертым выходом, второй выход сумматора 27 соединен с сорок шестым выходом, второй выход сумматора 28 соединен с сорок восьмым выходом.

На фиг.2 представлен пример выполнения операции коммутации чисел по модулю 5, где 1, 2, 3, 4, 5, 6, 7, 8, 9 - сумматоры, 10, 13, 16 - группа входов а1, а2, а3, 11, 14, 17 - группа входов b1, b2, b3, 12, 15, 18 - группа входов с1, с2, с3, 19, 21, 23 - группа выходов s1, s2, s3, 20, 22, 23 - группа выходов s1, s2, s3. Элементы И 32, 33, 34 и элемент ИЛИ 35 представляют собой коммутатор между первым и вторым столбцами. Элементы И 36, 37, 38 и элемент ИЛИ 39 представляют собой коммутатор между вторым и третьим столбцами. 25, 26, 27 - управляющие входы коммутатора между первым и вторым столбцами, 29, 30, 31 - управляющие входы коммутатора между первым и вторым столбцами, на третий информационный вход сумматора 6, 9 подается сигнал «0», информационные входы 28 и 31.

На фиг.3 представлен пример выполнения операции сложения чисел по модулю 5, где 1, 2, 3, 4, 5, 6, 7, 8, 9 - сумматоры, 10, 13, 16 - группа входов а1, а2, а3, 11, 14, 17 - группа входов b1, b2, b3, 12, 15, 18 - группа входов с1, с2, с3, 19, 21, 23 - группа выходов s1, s2, s3, 20, 22, 23 - группа выходов s1, s2, s3. Элементы И 32, 33, 34 и элемент ИЛИ 35 представляют собой коммутатор между первым и вторым столбцами. Элементы И 36, 37, 38 и элемент ИЛИ 39 представляют собой коммутатор между вторым и третьим столбцами. 25, 26, 27 - управляющие входы коммутатора между первым и вторым столбцами, 29, 30, 31 - управляющие входы коммутатора между первым и вторым столбцами, на третий информационный вход сумматора 6, 9 подается сигнал «0», информационные входы 28 и 31.

Основными режимами работы однородной вычислительной среды для выполнения операций по заданному модулю являются режим коммутации и режим вычислений. Заметим, что режим коммутации всегда выполняется первым, так как он является настроечным режимом, определяющим, по какому модулю будет выполняться арифметическая операция.

Режим коммутации.

Данный режим предназначен для настройки каналов переносов между ячейками соседних столбцов, для получения ОВС, работающей с данными по заданному модулю. Настройку коммутаторов на включение каналов соответствующего модуля выполняют управляющие каналы y₁-y _n-1, для чего на соответствующий управляющий вход подается сигнал, равный «1».

Например, один из возможных вариантов настройки ОВС на работу по модулю 5 представлен на фиг.2. В данном примере на управляющий вход y3 (управляющий вход 27) подается активный сигнал, равный «1», что в свою очередь включает соответствующие каналы переносов между ячейками смежных столбцов, а именно дает возможность сигналу со второго выхода сумматора 3 распространяться не только на первый вход сумматора 4, но и через первый вход 34 элемента И коммутатора между первым и вторым столбцами на третий вход сумматора 5. На управляющий вход y6 (управляющий вход 31) подается активный сигнал, равный «1», что в свою очередь включает соответствующие каналы переносов между ячейками смежных столбцов, а именно дает возможность сигналу со второго выхода сумматора 6 распространяться не только на первый вход сумматора 7, но и через первый вход 38 элемента И коммутатора между вторым и третьим столбцами на третий вход сумматора 8, на все остальные управляющие входы 25 (y1), 26 (y2), 29 (y4), 30 (y5) подается сигнал «0», что в свою очередь не дает возможность сигналам переноса сумматора 2 и сумматора 3 первого столбца распространяться на вход переноса сумматора 4 и сигналам переноса сумматора 5 и сумматора 6 первого столбца распространяться на вход переноса сумматора 7.

Режим выполнения арифметических операций.

Данный режим предназначен для реализации арифметических операций, заложенных в архитектуру ячеек ОВС, работающей с данными по заданному модулю. В простейшем случае ячейками ОВС могут служить полные сумматоры. Для реализации данного режима на входы данных требуется подать коды операндов - операнд А на группу входов a ₁-a_n, а операнд В на группу входов b₁-b_n. Отметим, что перед началом выполнения режима выполнения арифметических операций, в ОВС реализуется режим коммутации, для настройки ОВС на работу с числами по заданному модулю.

Пример реализации данного режима приведен на фиг.3. В данном примере выполняется операция арифметического сложения над операндами А=4₁₀ и В=4₁₀ по модулю 5, настройка на работу по модулю 5 осуществляется по схеме, описанной на фиг.2.

Для чего на группу входов 10, 13, 16 подается первое слагаемое, при этом самый младший бит слагаемого подается на информационный вход 10, на группу входов 11, 14, 17 подается второе слагаемое, при этом самый младший бит второго слагаемого подается на информационный вход 11, на группу информационных входов 12, 15, 18 подается сигнал «0». В результате выполнения операции сложения в первом столбце ОВС со второго выхода сумматора 3 сигнал переноса «1» распространяется на первый информационный вход сумматора 4 и через первый вход 34 элемента И коммутатора между первым и вторым столбцами на третий вход переноса сумматора 5, таким образом в результате выполнения операции сложения в первом столбце ОВС на информационных входах второго столбца ОВС зафиксировался следующий промежуточный результат: на первом входе сумматора 4 сигнал равен «1», на втором входе сумматора 4 сигнал равен «0», на третьем входе сумматора 4 сигнал равен «0», на первом входе сумматора 5 сигнал равен «0», на втором входе сумматора 5 сигнал равен «0», на третьем входе сумматора 5 сигнал равен «1», на первом входе сумматора 6 сигнал равен «0», на втором входе сумматора 6 сигнал равен «0», на третьем входе сумматора 6 сигнал равен «0» (данный сигнал формируется подачей на вход переноса сумматора 6 сигнала «0»). Сложение промежуточных данных во втором столбце осуществляется без переносов и на входах третьего столбца формируется окончательный результат операции сложения: на первом входе сумматора 7 сигнал равен «1», на втором входе сумматора 7 сигнал равен «0», на третьем входе сумматора 7 сигнал равен «0», на первом входе сумматора 8 сигнал равен «1», на втором входе сумматора 8 сигнал равен «1», на третьем входе сумматора 8 сигнал равен «0», на первом входе сумматора 9 сигнал равен «0», на втором входе сумматора 9 сигнал равен «0», на третьем входе сумматора 9 сигнал равен «0» (данный сигнал формируется подачей на вход переноса сумматора 6 сигнала «0»). Данный результат без изменения транслируется на информационные выходы ОВС. Результат на группе выходов суммы 19-23 (s₁-s _n) 3, что соответствует равенству 3=8(mod 5). В данном случае цепи переносов скорректировали окончательный результат под модуль, на работу с которым настроили ОВС.