система динамического масштабирования напряжения

Формула изобретения

1. Система динамического масштабирования напряжения, содержащая: блок мониторинга для измерения информации активности и информации задержки критического пути, возникающей в микропроцессорном ядре, при этом блок мониторинга содержит, по меньшей мере, один элемент ведомого кольцевого генератора (SRO), причем SRO-элемент содержит: самоинверсный элемент задержки; по меньшей мере, один неинверсный элемент задержки, при этом каждый из, по меньшей мере, одного неинверсного элемента задержки выполнен с возможностью принимать вывод другого одного элемента задержки; мультиплексор, соединенный с выводом каждого из элементов задержки; и регистр, выполненный с возможностью принимать вывод мультиплексора и тактовый сигнал, при этом вывод регистра входит в самоинверсный элемент задержки; и блок управления для считывания информации активности и информации задержки критического пути из блока мониторинга, обработки информации активности и информации задержки критического пути и регулирования напряжения, которое подается в микропроцессорное ядро, согласно результатам обработки информации активности и информации задержки критического пути.

2. Система динамического масштабирования напряжения по п.1, в которой блок мониторинга содержит, по меньшей мере, один элемент встроенного блока проверки задержки (EDC).

3. Система динамического масштабирования напряжения по п.2, в которой блок мониторинга дополнительно содержит, по меньшей мере, один регистр для сохранения вывода, по меньшей мере, одного EDC-элемента.

4. Система динамического масштабирования напряжения по п.1, в которой блок мониторинга непосредственно измеряет информацию активности и непосредственно измеряет информацию задержки критического пути.

5. Элемент встроенного блока проверки задержки (EDC), выполненный с возможностью принимать входной сигнал терминального регистра, выходной сигнал терминального регистра и управляющий сигнал, при этом элемент содержит: множество элементов задержки; мультиплексор, соединенный с множеством элементов задержки, при этом мультиплексор выполнен с возможностью выбирать поднабор элементов задержки, чтобы помещать в путь входного сигнала терминального регистра в соответствии с управляющим значением; регистр для сохранения вывода мультиплексора; и логический элемент, выполненный с возможностью обнаруживать логическую разность между сохраненным выводом мультиплексора и выходным сигналом терминального регистра.

6. Способ динамического масштабирования напряжения процессорного ядра, содержащий этапы, на которых: непосредственно измеряют активность в процессорном ядре; определяют информацию задержки, ассоциативно связанную с критическим путем процессорного ядра; корректируют информацию задержки, ассоциативно связанную с критическим путем; и используют скорректированную информацию задержки вместе с измеренной информацией активности и исходной информацией задержки для того, чтобы масштабировать напряжение процессорного ядра.

7. Устройство динамического масштабирования напряжения процессорного ядра, содержащее: средство непосредственного измерения активности в процессорном ядре; средство определения информации задержки, ассоциативно связанной с критическим путем процессорного ядра; средство корректировки информации задержки, ассоциативно связанной с критическим путем; и средство использования скорректированной информации задержки вместе с измеренной информацией активности и исходной информацией задержки для того, чтобы масштабировать напряжение процессорного ядра.

8. Система динамического масштабирования напряжения, содержащая: элемент встроенного блока проверки задержки (EDC) для непосредственного измерения входного сигнала и непосредственного измерения выходного сигнала вдоль критического пути в микропроцессорном ядре и для вывода ответной информации активности и информации задержки, по меньшей мере, один элемент ведомого кольцевого генератора (SRO) для повторения задержки, ассоциативно связанной с критическим путем и для предоставления избыточной информации задержки упомянутому блоку управления, и блок управления для регулирования напряжения, которое подается в микропроцессорное ядро, в соответствии с информацией активности и информацией задержки.

9. Система динамического масштабирования напряжения по п.8, содержащая: множество дополнительных элементов встроенного блока проверки задержки (EDC) для непосредственного измерения соответствующих входных и выходных сигналов вдоль критического пути и для вывода соответствующей информации активности и информации задержки, причем упомянутый блок управления регулирует напряжение, которое подается в микропроцессорное ядро, согласно соответствующей информации активности и соответствующей информации задержки.

10. Система динамического масштабирования напряжения по п.8, в которой упомянутый элемент встроенного блока проверки задержки (EDC) содержит: множество элементов задержки; мультиплексор, соединенный с множеством элементов задержки, при этом мультиплексор выполнен с возможностью выбирать поднабор элементов задержки в соответствии с управляющим значением принятым из упомянутого блока управления; регистр для сохранения вывода мультиплексора; и логический элемент, выполненный с возможностью обнаруживать логическую разность между сохраненным выводом мультиплексора и выходным сигналом терминального регистра.

11. Система динамического масштабирования напряжения по п.10, в которой множество элементов задержки в упомянутом элементе встроенного блока проверки задержки (EDC) выполнено с возможностью поддерживать задержку, которая больше, чем задержка критического пути.

12. Система динамического масштабирования напряжения по п.8, в которой задержка информации, выводимой упомянутым элементом встроенного блока проверки задержки (EDC) больше, чем задержка критического пути.

13. Система динамического масштабирования напряжения по п.8, в которой SRO-элемент содержит: самоинверсный элемент задержки; по меньшей мере, один неинверсный элемент задержки, при этом каждый, из, по меньшей мере, одного неинверсного элемента задержки выполнен с возможностью принимать вывод другого элемента задержки; мультиплексор, соединенный с выводом каждого из элементов задержки; и регистр, выполненный с возможностью принимать вывод мультиплексора и тактовый сигнал, при этом вывод регистра входит в самоинверсный элемент задержки.

Описание изобретения к патенту

Уровень техники

Область техники, к которой относится изобретение

Настоящее изобретение относится в общем к области электроэнергии, а более конкретно к области техники минимизации энергопотребления электронных компонентов.

Уровень техники

Минимизация потребления из внутреннего источника энергии дает возможность электронным устройствам, таким как, например, персональные цифровые помощники (PDA), мобильные телефонные устройства, персональные дорожные вычислительные машины и т.д., работать больший период времени без привязки к внешнему источнику питания. Одна методология снижения энергопотребления основана на предпосылке, что микропроцессорные ядра в этих устройствах не должны постоянно работать на пиковых уровнях производительности. Если допускается меньший уровень производительности, то тактовая частота микропроцессорного ядра может быть снижена. Следовательно, минимальное напряжение питания для ядра, поддерживающего эту тактовую частоту, также может быть уменьшено. Отсюда динамическое масштабирование напряжения (DVS) - это методология, предназначенная для того, чтобы регулировать напряжение, подаваемое в микропроцессорное ядро каждый раз, когда вычислительная нагрузка на ядро изменяется.

Некоторые предыдущие системы DVS основывались на дублировании критического пути ядра. В системах обработки цифровых сигналов термин "критический путь" относится к самому длинному пути между любыми двумя элементами хранения или любыми двумя элементами задержки. В комбинационных логических схемах критический путь - это путь наибольшей задержки между вводом и выводом.

В одном примере предыдущей системы DVS несинхронизированный кольцевой генератор, сконфигурированный в контуре обратной связи, используется для того, чтобы моделировать критический путь. Напряжение питания подается на несинхронизированный кольцевой генератор, который выводит тактовый сигнал, который может быть легко преобразован к рабочей частоте. Рабочая частота может быть сравнена с требуемой частотой, чтобы сгенерировать значение ошибки. Затем значение ошибки может быть использовано для того, чтобы определять перенос заряда на конденсатор, который используется для того, чтобы генерировать новое напряжение питания. Новое напряжение питания может быть подано обратно на несинхронизированный кольцевой генератор, чтобы замкнуть контур. Следовательно, напряжение питания может быть отрегулировано каждый раз, когда запрашивается тактовая частота. Альтернативные компоненты, такие как линейные регуляторы и вольтодобавочные преобразователи, могут быть использованы вместе с несинхронизированным кольцевым генератором, чтобы достичь требуемых результатов.

Тем не менее, DVS-системы, описанные выше, не являются оптимальными, поскольку они зависят от измерений модели критического пути, а не измерений самого фактического критического пути.

Сущность изобретения

В данном документе предусмотрен способ и устройство, чтобы разрешать вышеуказанные потребности. Новая система DVS, представленная в данном документе, повышает точность регулировки напряжения питания посредством осуществления измерений необработанных данных критического пути вместо осуществления измерений модели дублирования. В одном аспекте представлена система динамического масштабирования напряжения, при этом система содержит: блок мониторинга для измерения информации активности и информации задержки критического пути, возникающей в микропроцессорном ядре; и блок управления для считывания информации активности и информации задержки критического пути из блока мониторинга, обработки информации активности и информации задержки критического пути и регулирования напряжения, которое подается в микропроцессорное ядро, согласно результатам обработки информации активности и информации задержки критического пути.

В другом аспекте представлен элемент встроенного блока проверки задержки (EDC), сконфигурированный, чтобы принимать входной сигнал терминального регистра, выходной сигнал терминального регистра и управляющий сигнал, при этом элемент содержит: множество элементов задержки; мультиплексор, соединенный с множеством элементов задержки, при этом мультиплексор сконфигурирован, чтобы выбирать поднабор элементов задержки, чтобы помещать в путь входного сигнала терминального регистра в соответствии с управляющим значением; регистр для сохранения вывода мультиплексора; и логический элемент, сконфигурированный, чтобы обнаруживать логическую разность между сохраненным выводом мультиплексора и выходным сигналом терминального регистра.

В другом аспекте представлен способ динамического масштабирования напряжения процессорного ядра, при этом способ содержит этапы, на которых: непосредственно измеряют активность в процессорном ядре; определяют информацию задержки, ассоциативно связанную с критическим путем процессорного ядра; и используют измеренную информацию активности и задержки, чтобы масштабировать напряжение процессорного ядра.

В другом аспекте представлено устройство динамического масштабирования напряжения процессорного ядра, при этом устройство содержит: средство непосредственного измерения активности в процессорном ядре; средство определения информации задержки, ассоциативно связанной с критическим путем процессорного ядра; и средство использования измеренной информации активности и задержки, чтобы масштабировать напряжение процессорного ядра.

Краткое описание чертежей

Фиг.1 - это блок-схема системы динамического масштабирования напряжения (DVS), использующей элементы встроенного блока проверки задержки (EDC) и элементы ведомого кольцевого генератора (SRO).

Фиг.2 - это блок-схема блока мониторинга критического пути (CPM).

Фиг.3 - это блок-схема возможной структуры элемента EDC.

Фиг.4A - это пример графика гистерезиса, используемого блоком контроллера динамического масштабирования напряжения (DVSC), чтобы регулировать напряжение, подаваемое в ядро.

Фиг.4B - это амплитудно-частотная характеристика, на которой пороговая кривая представляет минимальное напряжение питания, при котором процессорное ядро может работать при данной частоте.

Фиг.5 - это блок-схема возможной структуры элемента SRO.

Подробное описание изобретения

В данном документе представлены различные способы и устройство реализации системы динамического масштабирования напряжения (DVS). В одном варианте осуществления элемент встроенного блока проверки задержки (EDC) используется для того, чтобы измерять фактическую активность и задержку критического пути в микропроцессорном ядре, которая является основой для динамического измерения напряжения в ядре. В другом варианте осуществления элемент ведомого кольцевого генератора (SRO) размещается рядом с микропроцессорным ядром и используется вместе с элементами EDC, чтобы обеспечить резервирование системе DVS.

Фиг.1 - это функциональная блок-схема варианта осуществления системы DVS, которая может использовать элементы EDC и элементы SRO. DVS-система 100 содержит блок 110 мониторинга критического пути (CPM), блок 120 контроллера динамического масштабирования напряжения (DVSC) и блок 130 регулятора напряжения. CPM-блок 110 служит для захвата и обработки активности в микропроцессорном ядре 140. DVSC-блок 120 служит для считывания и обработки вывода CPM 110 и регулирования напряжения в ядре. DVSC-блок 120 также может служить для измерения параметров в компонентах CPM и для регулирования параметров соответствующим образом, чтобы создать гистерезис в системе. Блок 130 регулятора напряжения служит для подачи напряжения в ядро инкрементальными шагами согласно инструкции от DVSC-блока 120.

Фиг.2 - это блок-схема CPM-блока 110, который включает в себя EDC-элементы 200a-200d, размещенные внутри микропроцессорного ядра 140, SRO-элементы 210a, 210b, размещенные рядом с микропроцессорным ядром, SRO-элемент 210c, размещенный в ядре 140, регистр 220 активности критического пути (CPA) и регистр 220 прохождения/ошибки. Для целей иллюстрации только четыре (4) EDC-элемента, три (3) SRO-элемента и один (1) объединенный регистр CPA & прохождения/ошибки описываются на этой блок-схеме CPM. Специалисты в данной области техники должны понимать, что различное число таких элементов может быть реализовано без излишнего экспериментирования.

В общем, EDC-элемент 200 служит для непосредственного измерения активности и задержек критического пути в микропроцессорном ядре. Информация активности используется DVS-системой 100 для того, чтобы оценивать информацию задержки, которая, в свою очередь, используется для того, чтобы определять, следует ли повысить или понизить напряжение питания в ядре. EDC-элемент 200 размещается таким образом, чтобы принимать входной сигнал, который входит в терминальный регистр критического пути, а также принимать выходной сигнал, который выходит из терминального регистра. "Терминальный регистр" - это место подключения в пути сигнала относительно тактового сигнала ядра. Для оптимальной производительности EDC-элемент 200 должен быть размещен рядом с областью критического пути для того, чтобы минимизировать задержки маршрутизации. Альтернативно EDC-элемент 200 может быть предназначен для того, чтобы корректировать задержки маршрутизации, если EDC-элемент 200 размещен на расстоянии от области критического пути. CPA-регистр 220 определяет активность к критическому пути посредством сравнения предыдущего логического состояния пути с текущим логическим состоянием пути. При использовании в данном документе активность - это логическое изменение с 1 на 0 или с 0 на 1.

Фиг.3 - это блок-схема внутренней структуры EDC-элемента 200. Различные элементы 310a-310d задержки выборочно добавляются в путь сигнала CP_D, который также является входным сигналом, который входит в терминальный регистр 300. Число элементов задержки, размещенных в пути сигнала CP_D, регулируется посредством управляющего сигнала DLY. Управляющий сигнал DLY исходит из DVSC-блока 120 (не показан). Управляющий сигнал DLY принимается в мультиплексоре 320, который сконфигурирован для того, чтобы выбирать различные элементы 310a-310d задержки, которые находятся в пути сигнала CP_D. Выход мультиплексора 320 сохраняется в EDC-регистре 330. XOR-шлюз 340 может быть использован для того, чтобы определять логическую разность между содержимым EDC-регистра 330 и содержимым терминального регистра 300. Содержимое терминального регистра 300 передается посредством сигнала CP_Q. Следовательно, бит прохождения/ошибки DC_PF, выводимый XOR-шлюзом 340, активен только тогда, когда есть логическая разность между выходом CP_Q терминального регистра 300 и выходом EDC-регистра 330.

Сигналы CP_Q и DC_PF передаются за пределы EDC-элемента 200 DVSC-блоку (не показан), который интерпретирует информацию, содержащуюся в этих сигналах, чтобы управлять напряжением, подаваемым в ядро, и управлять параметрами в EDC-элементе 200.

В вышеприведенном описании предусмотрена функциональная возможность EDC-элемента, которая является внутренней. Образно говоря ее функция - это функция канарейки в угольной шахте. EDC-элементы могут быть предназначены для того, чтобы обеспечивать то, чтобы общая задержка в каждом EDC-элементе была больше критического пути, отслеживаемого каждым EDC-элементом. Следовательно, если напряжение ядра слишком сильно уменьшилось, EDC выходит из строя первым до того, как достигнуто минимальное рабочее напряжение критического пути, т.е. бит прохождения/ошибки DC_PF изменяется до того, как достигнуто минимальное рабочее напряжение области критического пути.

Управление задержками в EDC-элементе

В одном аспекте вариантов осуществления DVSC-блок увеличивает или уменьшает задержку в EDC-элементе согласно граничным областям системного гистерезиса. Общая идея заключается в том, что величина задержки в EDC-элементе регулируется, чтобы получать конкретный ответ из бита DC_PF после того, как происходит активность схемы. Активность схемы указывается посредством сравнения между предыдущим логическим состоянием и текущим логическим состоянием, как указано посредством сохраненного бита CP_Q и текущего CP_Q. Вследствие переменного характера EDC-элемента система может регулировать число элементов задержки в EDC-элементе в ходе обычной работы, чтобы получить конкретный ответ из бита DC_PF. Следовательно, число элементов задержки может быть отрегулировано в сторону увеличения или уменьшения посредством DVSC, чтобы определить рабочие пороги для каждого измеренного критического пути. График гистерезиса, такой как представленный в качестве примера на фиг.4, затем может быть сформирован и использован для того, чтобы определить, следует увеличить или уменьшить напряжение, подаваемое в ядро, каждый раз, когда возникают события в различных граничных областях.

Фиг.4 иллюстрирует график задержки схемы критического пути во времени для различных значений напряжения. Пороговые значения DLYM и DLYH представляют значения, назначенные DLY, входящему в EDC-элемент, и динамически изменяются в ответ на изменение условий в ядре. Пороговое значение DLYM, также упоминаемое как предельная линия задержки, представляет границу, которую система налагает, чтобы инструктировать EDC-элементу выйти из строя до измеренного критического пути. Пороговое значение DLYH, также упоминаемое как линия задержки гистерезиса, представляет нижний диапазон, до которого величина задержки может меняться без влияния на напряжение питания ядра.

Определение того, что добавленная задержка слишком велика или слишком мала, может быть использовано системой для того, чтобы определять, следует увеличивать или снижать напряжение. В области выше порогового значения DLYM напряжение ядра должно быть увеличено. В областях между пороговым значением DLYM и пороговым значением DLYH напряжению разрешено оставаться неизменным. В области ниже порогового значения DLYH напряжение может быть снижено.

В другом аспекте вышеприведенного варианта осуществления DVSC-блок увеличивает или понижает напряжение, подаваемое в микропроцессорное ядро, согласно наличию логической разности между битом CP_Q и выводом EDC-регистра. Бит DC_PF становится активным, когда есть логическая разность между битом CP_Q и выходом EDC-регистра. Отметим, что вариант осуществления фиг.3 проиллюстрирован с XOR-шлюзом для определения наличия логической разности, но другая логика может быть использована для той же цели без ненадлежащего экспериментирования.

Если DC_PF бит становится активным в ходе активности схемы и число добавленных задержек достигает предельной линии задержки, то DVSC-блок может интерпретировать эти условия в том смысле, что напряжение, подаваемое в ядро, должно быть повышено. Наоборот, если DC_PF бит остается неактивным в ходе активности схемы и число добавленных задержек достигает линии задержки гистерезиса, то DVSC-блок может интерпретировать эти условия в том смысле, что напряжение, подаваемое в ядро, должно быть понижено.

Следовательно, прямое измерение активности микропроцессорного ядра и анализ задержек в EDC-элементах могут быть использованы для того, чтобы динамически регулировать напряжение, подаваемое в ядро.

Детализация

В другом аспекте вариантов осуществления EDC-элементы могут быть разработаны с множеством задержек различной величины, чтобы повысить диапазон чувствительности EDC-элемента. Например, если значение T - это задержка наиболее критичного пути ядра и задержка наиболее критичного пути ядра определяет максимальную рабочую частоту ядра, то каждый отдельный элемент задержки в EDC-ядре может быть выбран как процент значения T, чтобы сгенерировать требуемую детализацию. Например, каждый элемент задержки может задавать величину задержки, который составляет 5% от T, для более точной детализации, или каждый элемент задержки может составлять величину задержки, которая составляет 10% от T, для грубой детализации. В другом примере каждый элемент задержки может содержать различные величины задержки в каждом EDC-элементе.

Величины задержки могут задаваться согласно системным ограничениям или предпочтениям. Одно системное ограничение заключается в том, чтобы напряжения питания ядра никогда не падают ниже заранее определенной пороговой кривой на графике напряжения и частоты. Эта кривая типично упоминается как график шму. В графике шму (shmoo), проиллюстрированном на фиг.4B, пороговая кривая показывает минимальное напряжение питания, при котором ядро может работать на заданной частоте. Область, содержащая буквенное обозначение "P", указывает область прохождения, в которой напряжение питания может быть изменено без риска сбоя. Область без буквенного обозначения "P" означает область ошибки, в которой микропроцессорное ядро не работает корректно.

В отношении EDC-элементов уровни порогового напряжения должны содержать требуемое рабочее напряжение и заранее определенную величину предела ошибки. При использовании в данном документе требуемое рабочее напряжение - это наименьшее возможное напряжение, которое может быть подано в ядро, без сбоя в наиболее критическом пути.

Резервирование в системе DVS

Отметим, что EDC-элемент работает, когда есть активность в ядре, однако EDC-элемент не работает, когда нет активности в ядре. Следовательно, помимо или вместо EDC-элемента также может быть использован элемент ведомого кольцевого генератора (SRO) посредством системы DVS, чтобы регулировать напряжение питания. Как описано выше, другие DVS-системы используют несинхронизированные кольцевые генераторы в контуре обратной связи, чтобы преобразовывать напряжение в рабочую частоту. Следовательно, несинхронизированные кольцевые генераторы используются в предшествующем уровне техники для того, чтобы дублировать напряжение области критического пути. Кольцевые генераторы, описанные в данном документе, используются для дублирования тактовой частоты области критического пути, которая затем используется для того, чтобы регулировать напряжение питания в периоды неактивности микропроцессорного ядра.

Фиг.5 - это блок-схема SRO-элемента 210. SRO-элемент принимает тактовый сигнал DVS_CLK, который входит в SRO-регистр 500 вместе с выводом точной копии 510 критического пути. Точная копия 510 содержит элементы 520a-520d задержки, подключенные к мультиплексору 530. Вывод мультиплексора 530 входит в SRO-регистр из точной копии 510. Вывод мультиплексора 530 также входит в EDC-элемент 540. Вывод SRO-регистра 500 соединен с самоинверсным элементом 520a задержки и EDC-элементом 540. Линия управления из DVSC-блока (не показан) входит в мультиплексор 530 и используется для регулирования числа элементов задержки для данной операции. Для иллюстрации вывод мультиплексора 530 упоминается как RO_D, а вывод SRO-регистра 500 упоминается как RO_Q. Отметим, что путь от SRO-регистра 500 к элементам 520a-520d задержки и к мультиплексору 530 и обратно к SRO-регистру 500 создает конфигурацию кольцевого генератора.

Тем не менее, конфигурация кольцевого генератора, описанная выше на фиг.5, соединена с SRO-регистром, так чтобы не было свободных колебаний. Кольцевой генератор является "ведомым" для тактового сигнала DVS_CLK, который предоставляется в регистр. Поскольку в кольцевом генераторе предусмотрен самоинверсный элемент задержки, знакопеременное значение должно приниматься в SRO-регистре каждый тактовый цикл. Если значения не меняют знак, то тактовый сигнал DVS_CLK проходит быстрее, чем ответ разомкнутого контура ROD кольцевого генератора. Поскольку кольцевой генератор является точной копией критического пути, непеременные значения указывают, что напряжение питания должно быть понижено.

В одном варианте осуществления EDC-элементы стратегически размещаются в микропроцессорном ядре. SRO-элементы могут быть размещены рядом с микропроцессорным ядром для того, чтобы определять то, как температурные характеристики ядра влияют на производительность задержки пути схемы. SRO-элементы также могут быть размещены в микропроцессорном элементе. Поскольку EDC-элемент работает только тогда, когда есть активность в ядре, SRO-элемент может быть использован как резервная система, когда ядро неактивно. Таким способом DVSC может управлять напряжением ядра, даже когда ядро неактивно.

Различные иллюстративные логические блоки, модули и схемы, описанные в связи с раскрытыми в данном документе вариантами осуществления микропроцессоров, могут быть реализованы или выполнены с помощью процессора общего назначения, процессора цифровых сигналов (DSP), специализированной интегральной схемы (ASIC), программируемой пользователем матричной БИС (FPGA) или другого программируемого логического устройства, дискретного логического элемента или транзисторной логики, дискретных компонентов аппаратных средств или любого их сочетания, предназначенного для того, чтобы выполнять описанные в данном документе функции. Процессором общего назначения может быть микропроцессор, но в альтернативном варианте процессором может быть любой традиционный процессор, контроллер, микроконтроллер или конечный автомат. Процессор также может быть реализован как сочетание вычислительных устройств, к примеру, сочетание DSP и микропроцессора, множество микропроцессоров, один или более микропроцессоров вместе с ядром DSP либо любая другая подобная конфигурация.

Этапы способа или алгоритма, описанные в связи с раскрытыми в данном документе вариантами осуществления, могут быть реализованы непосредственно в аппаратных средствах, в программном модуле, исполняемом процессором, или в их сочетании. Программный модуль может постоянно размещаться в оперативной памяти, флэш-памяти, ПЗУ, памяти типа ЭППЗУ, памяти типа ЭСППЗУ, регистрах, на жестком диске, сменном диске, компакт-диске или любой другой форме носителя хранения данных, известной в данной области техники. Типичный носитель хранения данных соединяется с процессором, такой процессор может считывать информацию и записывать информацию на носитель хранения данных. В альтернативном варианте носитель хранения данных может быть встроен в процессор. Процессор и носитель хранения данных могут постоянно размещаться в ASIC. ASIC может постоянно размещаться в пользовательском терминале. В альтернативном варианте процессор и носитель хранения данных могут постоянно размещаться как дискретные компоненты в пользовательском терминале.

Предшествующее описание раскрытых вариантов осуществления предоставлено, чтобы дать возможность любому специалисту в данной области техники создавать или использовать настоящее изобретение. Различные модификации в этих вариантах осуществления должны быть очевидными для специалистов в данной области техники, а описанные в данном документе общие принципы могут быть применены к другим вариантам осуществления без отступления от духа и выхода за рамки изобретения. Таким образом, настоящее изобретение не предназначено, чтобы быть ограниченным показанными в данном документе вариантами осуществления, а должно удовлетворять самым широким рамкам, согласованным с принципами и новыми признаками, раскрытыми в данном документе.