нейрокомпьютер и способ нейронной обработки информации

Формула изобретения

1. Нейрокомпьютер, содержащий блок хранения бинарного входного сигнала, выход которого связан со входом логической схемы И-ИЛИ, выход которой связан со входом блока внутренней памяти, один выход которого связан с другим входом логической схемы И-ИЛИ, другой выход блока внутренней памяти связан со входом блока формирования из поступивших кодов состояний из регистра внутренней памяти выходной последовательности кодов групп, блок управления, один выход которого связан с третьим входом логической схемы И-ИЛИ и с одним входом блока хранения бинарного входного сигнала, другой выход которого связан с одним входом блока выбора строк и извлечения информации, выходы которого связаны с другими входами блока хранения бинарного входного сигнала, отличающийся тем, что он имеет блок генератора синхронизирующих импульсов, один выход которого связан с другим входом блока внутренней памяти, другой выход связан со входом блока управления, блок анализа, вход которого связан со вторым выходом логической схемы И-ИЛИ, а выход блока анализа связан со входом блока коррекции, выход которого связан с другим входом блока выбора строк и извлечения информации, при этом блок хранения бинарного входного сигнала включает входную бинарную матрицу триггеров размером n×m, где n - число столбцов = 1, 2, 3, ..., m - число строк = 1, 2, 3, ..., выполненной с обеспечением возможности принятия на входе сигналов в бинарном виде из внешней среды, несущих информацию, например, с датчиков объекта управления, блок внутренней памяти включает n-разрядный регистр внутренней памяти, где n=1, 2, 3, ..., выполненный с возможностью изменения состояния с каждым NS импульсом, характеризующим общее время обработки бинарного сигнала в бинарной матрице, и с возможностью поступления с его выхода сигналов в виде последовательности двоичных кодов на исполнительный орган, например, объект управления, блок формирования выполнен с обеспечением возможности передачи с выхода обработанных им сигналов на исполнительный орган, например, объект управления, блок управления выполнен с обеспечением возможности управления передачей информации из бинарной матрицы в регистр внутренней памяти и с возможностью извлечения информации из бинарной матрицы, а блок анализа выполнен с обеспечением возможности определения величины рассогласования между состояниями кода строк бинарной матрицы и кодом состояния регистра внутренней памяти посредством связи его выхода с другим входом логической схемы И-ИЛИ и с возможностью воздействия на блок коррекции для перестраивания режима функционирования блока извлечения информации.

2. Нейрокомпьютер по п.1, отличающийся тем, что в логической схеме И-ИЛИ использована логическая интегральная микросхема.

3. Нейрокомпьютер по п.1, отличающийся тем, что в блоке формирования использован дешифратор, выполненный в виде микросхемы.

4. Нейрокомпьютер по п.1, отличающийся тем, что в блоке управления использованы логические схемы сравнения и дешифраторы.

5. Нейрокомпьютер по п.1, отличающийся тем, что в блоке выбора строк и извлечения информации использован массив триггеров для хранения десятичных чисел.

6. Нейрокомпьютер по п.1, отличающийся тем, что в блоке генератора синхронизирующих импульсов использован управляющий генератор импульсов, выполненный, например, на транзисторах.

7. Нейрокомпьютер по п.1, отличающийся тем, что в блоке анализа использованы схемы сравнения с использованием логических схем И-ИЛИ - НЕ.

8. Нейрокомпьютер по п.1, отличающийся тем, что в блоке коррекции использован управляемый двоичный счетчик.

9. Способ нейронной обработки информации в нейрокомпьютере, заключающийся в том, что осуществляют установку начального состояния регистра внутренней памяти, входящего в блок внутренней памяти, заполнение входной бинарной матрицы триггеров размером n×m, где n - число столбцов, m - число строк, блока хранения бинарного входного сигнала сигналами в бинарном виде из внешней среды, подключение посредством блока управления первой строки бинарной матрицы к логической схеме И-ИЛИ, определение посредством блока анализа величины рассогласования между состояниями кода строк бинарной матрицы и кодом состояния регистра внутренней памяти, воздействие через блок коррекции на блок извлечения информации для установки длительности или времени извлечения информации из выбранной строки, выбор посредством блока коррекции набора в виде массива триггеров, соответствующих числу строк бинарной матрицы и предназначенных для хранения времени обработки всех строк бинарной матрицы в виде набора десятичных чисел, характеризующих длительность обработки каждой отдельной строки бинарной матрицы, глубину и размер нейронной сети, задают в блоке управления NS-число, определяющее общее время обработки бинарного сигнала в бинарной матрице, осуществляют последовательный, построчный анализ и сравнение в блоке анализа i-х (i=1, ..., n) разрядов каждой j-й (j=1, ..., m) строки бинарной матрицы с i-м разрядом регистра внутренней памяти, при этом при несовпадении входной информации в (i,j)-й клетке бинарной матрицы с состоянием i-го разряда регистра внутренней памяти осуществляют перенос в него новой информации из блока хранения бинарного входного сигнала, вышеуказанные операции циклически повторяют NS раз после считывания всех m-строк матрицы и одновременно генерируют нейронную сеть регистром внутренней памяти в виде последовательности кодов его состояний, а блоком формирования - выходную последовательность кодов групп слоев сети, получаемых в регистре внутренней памяти, и из блока формирования выходные импульсы активности нейронных сетей в виде спектров частот передают на исполнительные органы, например, объект управления.

Описание изобретения к патенту

Изобретение относится к области эффективных, высоких технологий, к области информационной техники и нейрокомпьютинга, в частности к области создания нейрокомпьютеров и к способу создания нейронной сети.

Известен нейрокомпьютер, содержащий блок хранения бинарного входного сигнала, выход которого связан со входом логической схемы И-ИЛИ, выход которой связан со входом блока внутренней памяти, один выход которого связан с другим входом логической схемы И-ИЛИ, другой выход блока внутренней памяти связан со входом блока формирования из поступивших кодов состояний из регистра внутренней памяти выходной последовательности кодов групп, блок управления, один выход которого связан с третьим входом логической схемы И-ИЛИ и с одним входом блока хранения бинарного входного сигнала, другой выход которого связан с одним входом блока выбора строк и извлечения информации, выходы которого связаны с другими входами блока хранения бинарного входного сигнала (см., например, книгу В.Д.Цыганков. Виртуальный нейрокомпьютер "ЭМБРИОН". М., СИНТЕГ. 2005, С.24-26, 85, 86 - аналог и прототип).

Здесь же описан и способ создания нейронной сети, заключающийся в формировании нейронной сети посредством связи выхода блока хранения бинарного входного сигнала со входом логической схемы И-ИЛИ, связи ее выхода со входом блока внутренней памяти, связи его выхода с другим входом логической схемы И-ИЛИ, связи другого выхода блока внутренней памяти со входом блока формирования из поступивших кодов состояний из регистра внутренней памяти выходной последовательности кодов группы, связи одного выхода блока управления с третьим входом логической схемы И-ИЛИ и с одним входом блока хранения бинарного входного сигнала, связи другого выхода блока управления с одним входом блока выбора строи и извлечения информации, связи его выходов с другими входами блока хранения бинарного входного сигнала.

Недостатком известного нейрокомпьютера и известного способа создания нейронной сети является низкое быстродействие, низкая помехоустойчивость и сложность конструкции.

Техническим результатом изобретения является повышение быстродействия для обеспечения возможности различать изменения состояния обрабатываемых сигналов, повышение помехоустойчивости, обеспечение возможности создания сверхсложных нейронных сетей с числом нейронов до 10 ¹⁰ и упрощение конструкции.

Достигается это тем, что нейрокомпьютер имеет блок генератора синхронизирующих импульсов, один выход которого связан с другим входом блока внутренней памяти, другой выход связан со входом блока управления, блок анализа, вход которого связан с вторым выходом логической схемы И-ИЛИ, а выход блока анализа связан со входом блока коррекции, выход которого связан с другим входом блока выбора строк и извлечения информации, при этом блок хранения бинарного входного сигнала включает входную бинарную матрицу триггеров размером n×m, где n - число столбцов = 1, 2, 3, ..., m - число строк = 1, 2, 3, ..., выполненную с обеспечением возможности принятия на входе сигналов в бинарном виде из внешней среды, несущих информацию, например, с датчиков объекта управления, блок внутренней памяти включает n-разрядный регистр внутренней памяти, где n=1, 2, 3, ..., выполненный с возможностью изменения состояния с каждым NS импульсом и с возможностью поступления с его выхода сигналов в виде последовательности двоичных кодов на исполнительный орган, например объект управления, блок формирования выполнен с обеспечением возможности передачи с выхода обработанных им сигналов на исполнительный орган, например объект управления, блок управления выполнен с обеспечением возможности управления передачей информации из бинарной матрицы в регистр внутренней памяти и с возможностью извлечения информации из бинарной матрицы, а блок анализа выполнен с обеспечением возможности определения величины рассогласования между состояниями кода строк бинарной матрицы и кодом состояния регистра внутренней памяти посредством связи его выхода с другим входом логической схемы И-ИЛИ и с возможностью воздействия на блок коррекции для перестраивания режима функционирования блока извлечения информации.

В логической схеме И-ИЛИ использована логическая интегральная микросхема.

В блоке формирования использован дешифратор, выполненный в виде микросхемы.

В блоке управления использованы логические схемы сравнения и дешифраторы.

В блоке выбора строк и извлечения информации использован массив триггеров для хранения десятичных чисел.

В блоке генератора синхронизирующих импульсов использован управляющий генератор импульсов, выполненный, например, на транзисторах.

В блоке анализа использованы схемы сравнения с использованием логических схем И-ИЛИ-НЕТ.

В блоке коррекции использован управляемый двоичный счетчик.

В способе создания нейронных сетей это достигается тем, что для формирования нейронной сети дополнительно вводят блок генератора синхронизирующих импульсов, один выход которого связывают с другим входом блока внутренней памяти, другой выход связывают со входом блока управления, вводят блок анализа, вход которого связывают со вторым выходом логической схемы И-ИЛИ, а выход блока анализа связывают со входом введенного блока коррекции, выход которого связывают с другим входом блока выбора строк и извлечения информации, причем после формирования нейронной сети осуществляют установку начального состояния регистра внутренней памяти, введенного в блок внутренней памяти, заполнение входной бинарной матрицы триггеров размером n×m, где n - число столбцов = 1, 2, 3, ..., m - число строк = 1, 2, 3, ..., сигналами в бинарном виде из внешней среды, введенной в блок хранения бинарного входного сигнала, подключение посредством блока управления первой строки бинарной матрицы к логической схеме И-ИЛИ, определение посредством блока анализа величины рассогласования между состояниями кода строк бинарной матрицы и кодом состояния регистра внутренней памяти и воздействие через блок коррекции на блок извлечения информации для установки длительности или времени извлечения информации из выбранной строки, выбор посредством блока коррекции в блоке извлечения информации набора в виде массива триггеров, соответствующих числу строк (m) бинарной матрицы и предназначенных для хранения времени обработки всех строк бинарной матрицы в виде набора десятичных чисел, характеризующих длительность обработки каждой отдельной строки бинарной матрицы, глубину и размер нейронной сети, задают в блоке управления NS-число, определяющее общее время обработки бинарного сигналя в бинарной матрице, осуществляют последовательный, построчный анализ и сравнение в блоке анализа i-ых = 1, 2, 3, ... n разрядов каждой j-ой = 1, 2, 3, ... n строки бинарной матрицы с i-ым=1, 2, 3, ... n разрядом регистра внутренней памяти, при этом при несовпадении входной информации в (i,j)-ой клетке бинарной матрицы с состоянием i-го разряда регистра внутренней памяти осуществляют перенос в него новой информации из блока хранения бинарного входного сигнала, вышеуказанные операции циклически повторяют NS раз после считывания всех m строк матрицы и одновременно генерируется нейронная сеть регистром внутренней памяти в виде последовательности кодов состояний, а блоком формирования - выходная последовательность кодов групп слоев сети, а получаемые в регистре внутренней памяти и в блоке формирования выходные импульсы антивности нейронных сетей в виде спектров частот используют с обеспечением возможности передачи с их выходов на исполнительный орган, например объект управления.

В логической схеме И-ИЛИ используют логическую интегральную микросхему.

В блоке формирования используют дешифратор, выполненный в виде микросхемы.

В блоке управления используют логические схемы сравнения и дешифраторы.

В блоке выбора строк и извлечения информации используют массив триггеров для хранения десятичных чисел.

В блоке генератора синхронизирующих импульсов используют управляющий генератор импульсов, выполненный, например, на транзисторах.

В блоке анализа используют схемы сравнения с использованием логических схем И-ИЛИ-НЕТ.

В блоке коррекции используют управляемый двоичный счетчик.

Сущность изобретения поясняется чертежом, где изображена блок-схема нейрокомпьютера.

Нейрокомпьютер содержит блок 1 хранения бинарного входного сигнала, выход которого связан со входом логической схемы 2 И-ИЛИ, выход которой связан со входом блока 3 внутренней памяти, один выход которого связан с другим входом логической 2 схемы И-ИЛИ, другой выход блока 3 внутренней памяти связан со входом блока 4 формирования из поступивших кодов состояний из регистра внутренней 3 памяти выходной последовательности кодов групп, блок 6 управления, один выход которого связан с третьим входом логической 2 схемы И-ИЛИ и с одним входом блока 1 хранения бинарного входного сигнала, другой выход которого связан с одним входом блока 7 выбора строк и извлечения информации, выходы которого связаны с другими входами блока 1 хранения бинарного входного сигнала.

Нейрокомпьютер имеет блок 5 генератора синхронизирующих импульсов, один выход которого связан с другим входом блока 3 внутренней памяти, другой выход связан со входом блока 6 управления, вход которого связан со вторым выходом логической 2 схемы И-ИЛИ, а выход блока 8 анализа связан со входом блока 9 коррекции, выход которого связан с другим входом блока 7 выбора строк и извлечения информации.

Блок 1 хранения бинарного входного сигнала включает входную бинарную матрицу триггеров размером n×m, где n - число столбцов = 1, 2, 3, ..., m - число строк = 1, 2, 3, ..., выполненную с обеспечением возможности принятия на входе сигналов в бинарном виде из внешней среды, несущих информацию, например, с датчиков объекта управления.

Блок 3 внутренней памяти включает n-разрядный регистр внутренней памяти, где n = 1, 2, 3, ..., выполненный с возможностью изменения состояния с каждым NS импульсом и с возможностью поступления с его выхода сигналов в виде последовательности двоичных кодов на исполнительный орган, например объект управления.

Блок 4 формирования выполнен с обеспечением возможности передачи с выхода обработанных им сигналов на исполнительный орган, например объект управления.

Блок 6 управления выполнен с обеспечением возможности управления передачей информации из бинарной 1 матрицы в регистр внутренней памяти с возможностью извлечения информации из бинарной 1 матрицы.

Блок 8 анализа выполнен с обеспечением возможности определения величины рассогласования между состояниями кода строк (m) бинарной 1 матрицы и кодом состояния регистра внутренней памяти посредством связи его выхода с другим входом логической 2 схемы И-ИЛИ и с возможностью воздействия на блок 9 коррекции для перестраивания режима функционирования блока 7 извлечения информации.

В логической 2 схеме И-ИЛИ использована логическая интегральная микросхема.

В блоке 4 формирования использован дешифратор, выполненный в виде микросхемы.

В блоке 6 управления использованы логические схемы сравнения и дешифраторы.

В блоке 7 выбора строк и извлечения информации использован массив триггеров для хранения десятичных чисел.

В блоке 5 генератора синхронизирующих импульсов использован управляющий генератор импульсов, выполненный, например, на транзисторах.

В блоке 8 анализа использованы схемы сравнения с использованием логических схем И-ИЛИ-НЕТ.

В блоке 9 коррекции использован управляемый двоичный счетчик.

Способ нейронной обработки информации в нейрокомпьютере заключается в том, что осуществляют установку начального состояния регистра внутренней памяти, входящего в блок 3 внутренней памяти (см. чертеж), заполнение входной бинарной матрицы триггеров размером n×m, где n - число столбцов, m - число строк, блока 1 хранения бинарного входного сигнала сигналами в бинарном виде из внешней среды, подключение посредством блока 6 управления первой строки бинарной матрицы к блоку 2, т.е. логической схеме И-ИЛИ, определение посредством блока 8 анализа величины рассогласования между состояниями кода строк бинарной матрицы и кодом состояния регистра внутренней памяти, воздействие через блок 9 коррекции на блок 7 извлечения информации для установки длительности или времени извлечения информации из выбранной строки, выбор посредством блока 9 коррекции набора в виде массива триггеров, соответствующих числу строк бинарной матрицы и предназначенных для хранения времени обработки всех строк бинарной матрицы в виде набора десятичных чисел, характеризующих длительность обработки каждой отдельной строки бинарной матрицы, глубину и размер нейронной сети, задают в блоке 6 управления NS-число, определяющее общее время обработки бинарного сигнала в бинарной матрице, осуществляют последовательный, построчный анализ и сравнение в блоке 8 анализа i-ых (i=1, ..., n) разрядов каждой j-ой (j=1, ..., m) строки бинарной матрицы с i-ым разрядом регистра внутренней памяти, при этом при несовпадении входной информации в (i,j)-ой клетке бинарной матрицы с состоянием i-го разряда регистра внутренней памяти осуществляют перенос в него новой информации из блока 1 хранения бинарного входного сигнала, вышеуказанные операции циклически повторяют NS раз после считывания всех m строк матрицы и одновременно генерируют нейронную сеть регистром 3 внутренней памяти в виде последовательности кодов его состояний, а блоком 4 формирования - выходную последовательность кодов групп слоев сети, получаемых в регистре внутренней памяти, и из блока 4 формирования выходные импульсы активности нейронных сетей в виде спектров частот передают на исполнительные органы, например объект управления.

Приведенные в изобретении блоки используются и описываются в книге В.Д.Цыганков. Нейрокомпьютер и мозг, М., СИНТЕГ, 2001, с.71-74.

Таким образом, изобретение позволяет повысить быстродействие нейрокомпьютера для обеспечения возможности различать изменения состояния обрабатываемых сигналов, повышает помехоустойчивость и обеспечивает возможность создания сверхсложных нейронных сетей с числом нейронов до 10 и упрощает конструкцию.

Промышленная применимость.

Изобретение может быть использовано при производстве нейрокомпьютеров, а также при производстве квантовых вычислителей для обеспечения информационной безопасности и защиты информации, при производстве систем обнаружения, распознавания и диагностики в военной технике, в промышленности, в медицине, автономных системах управления сложными динамическими объектами, бытовых приборах и в играх.