преобразователь из динамической в статическую логику

Формула изобретения

1. Схема преобразователя из динамической в статическую логику, содержащая:

динамическую логическую схему, которая генерирует динамический логический сигнал в ответ на тактовый сигнал;

элемент задержки тактовых импульсов, который задерживает тактовый сигнал;

схему-защелку, которая осуществляет выборку динамического логического сигнала, чтобы сгенерировать статический логический сигнал в ответ на задержанный тактовый сигнал; и

ограничивающий ток транзистор, соединенный с динамической логической схемой, и дополнительно соединенный со схемой-защелкой, причем ограничивающий ток транзистор выполнен с возможностью ограничения первого тока на первом пути сигнала от динамической логической схемы к заземлению и дополнительно выполнен с возможностью ограничения второго тока на втором пути сигнала от схемы-защелки к заземлению.

2. Схема преобразователя из динамической в статическую логику по п.1, в которой задержанный тактовый сигнал задерживается на период задержки, больший, чем фаза оценки динамического логического сигнала.

3. Схема преобразователя из динамической в статическую логику по п.1, причем ограничивающий ток транзистор содержит оконечный транзистор, реагирующий на тактовый сигнал, причем оконечный транзистор выполнен с возможностью запирания схемы-защелки во время фазы предварительного заряда динамической логической схемы.

4. Схема преобразователя из динамической в статическую логику по п.1, в которой динамическая логическая схема включает в себя набор инверторов логики домино, а период задержки больше, чем задержка распространения сигнала через набор инверторов логики домино.

5. Схема преобразователя из динамической в статическую логику по п.1, в которой схема-защелка включает в себя набор защелок с тремя состояниями.

6. Схема преобразователя из динамической в статическую логику по п.1, в которой динамическая логическая схема включает в себя элемент предварительного заряда, который предварительно заряжает динамический узел, логический элемент понижения уровня сигнала, который понижает уровень сигнала динамического узла в ответ на входной логический сигнал, и элемент оценки, который понижает уровень сигнала логического элемента в ответ на тактовый сигнал.

7. Схема преобразователя из динамической в статическую логику по п.1, в которой ограничивающий ток транзистор заставляет задержку распространения сигнала через динамическую логическую схему быть меньше, чем задержка распространения статического логического сигнала.

8. Способ преобразования динамического логического сигнала в статический логический сигнал, причем способ содержит этапы, на которых:

генерируют динамический логический сигнал в ответ на тактовый сигнал;

задерживают тактовый сигнал;

осуществляют выборку динамического логического сигнала в ответ на задержанный тактовый сигнал, чтобы сгенерировать статический логический сигнал; и

ограничивают первый ток к заземлению, связанный с динамической логической схемой, и ограничивают второй ток к заземлению, связанный с схемой-защелкой, причем ограничение выполняется посредством ограничивающего ток транзистора, соединенного с динамической логической схемой и соединенного со схемой-защелкой;

причем динамическая логическая схема выполнена с возможностью генерирования динамического логического сигнала и схема-защелка выполнена с возможностью генерирования статического логического сигнала.

9. Способ по п.8, в котором этап выборки динамического логического сигнала содержит этап, на котором осуществляют выборку динамического логического сигнала посредством схемы-защелки.

10. Способ по п.8, в котором этап генерации динамического логического сигнала содержит этап, на котором генерируют динамический логический сигнал посредством схемы логики домино.

11. Способ по п.10, в котором этап задержки тактового сигнала содержит этап, на котором задерживают тактовый сигнал на период задержки, больший, чем фаза оценки динамического логического сигнала.

12. Способ по п.8, в котором этап выборки динамического логического сигнала содержит этап, на котором осуществляют выборку динамического логического сигнала посредством схемы-защелки, а этап генерации динамического логического сигнала содержит этап, на котором генерируют динамический логический сигнал посредством динамической логической схемы, причем способ дополнительно содержит этап, на котором запирают схему-защелку во время фазы предварительного заряда динамической логической схемы в ответ на тактовый сигнал.

13. Способ по п.12, в котором динамическая логическая схема включает в себя набор инверторов логики домино, а этап задержки тактового сигнала включает в себя этап, на котором задерживают тактовый сигнал на период задержки, больший, чем задержка распространения сигнала через набор инверторов логики домино.

14. Способ по п.12, в котором схема-защелка включает в себя набор защелок с тремя состояниями.

15. Способ по п.8, в котором этап выборки динамического логического сигнала содержит этап, на котором осуществляют выборку динамического логического сигнала посредством схемы-защелки с тремя состояниями, а этап генерации динамического логического сигнала содержит этап, на котором генерируют динамический логический сигнал посредством схемы логики домино, причем способ дополнительно содержит этапы, на которых:

ограничивают ток, текущий через схему логики домино, чтобы управлять задержкой распространения сигнала через схему логики домино; и

ограничивают ток, текущий через схему-защелку с тремя состояниями, чтобы управлять задержкой распространения сигнала статической логики через схему-защелку с тремя состояниями;

причем задержка распространения сигнала через схему логики домино меньше, чем задержка распространения сигнала статической логики.

16. Схема памяти, имеющая схему преобразователя из динамической в статическую логику, содержащая:

динамическую логическую схему, которая генерирует динамический логический сигнал в ответ на тактовый сигнал;

элемент задержки тактовых импульсов, который задерживает тактовый сигнал;

схему-защелку, которая осуществляет выборку динамического логического сигнала, чтобы сгенерировать статический логический сигнал в ответ на задержанный тактовый сигнал;

причем задержанный тактовый сигнал задерживается на период задержки, больший, чем фаза оценки динамической логической схемы; и

ограничивающий ток транзистор, соединенный с динамической логической схемой, и дополнительно соединенный со схемой-защелкой, причем ограничивающий ток транзистор выполнен с возможностью ограничения первого тока на первом пути сигнала от динамической логической схемы к заземлению и дополнительно выполнен с возможностью ограничения второго тока на втором пути сигнала от схемы-защелки к заземлению.

17. Схема памяти по п.16, причем схема памяти - это схема кэш-памяти в схеме обработки цифровых сигналов.

18. Схема обработки цифровых сигналов, имеющая схему преобразователя из динамической в статическую логику, содержащая:

динамическую логическую схему, которая генерирует динамический логический сигнал в ответ на тактовый сигнал;

элемент задержки тактовых импульсов, который задерживает тактовый сигнал;

схему-защелку, которая осуществляет выборку динамического логического сигнала, чтобы сгенерировать статический логический сигнал в ответ на задержанный тактовый сигнал;

причем задержанный тактовый сигнал задерживается на период задержки, больший, чем фаза оценки динамической логической схемы; и

ограничивающий ток транзистор, соединенный с динамической логической схемой, и дополнительно соединенный со схемой-защелкой, причем ограничивающий ток транзистор выполнен с возможностью ограничения первого тока на первом пути сигнала от динамической логической схемы к заземлению и дополнительно выполнен с возможностью ограничения второго тока на втором пути сигнала от схемы-защелки к заземлению.

Описание изобретения к патенту

Область техники

Раскрываемое изобретение относится к цифровым логическим схемам, а более конкретно к конструкциям динамических логических схем.

Предшествующий уровень техники

Конструкции схем динамической логики используются в проектировании на основе использования интегральных схем для того, чтобы реализовать прирост в рабочих частотах цифровых схем по сравнению с конструкциями статических логических схем. Схемы с логикой домино представляют класс динамических логических схем. Одна конструкция схемы с логическими элементами, работающими по принципу домино, в типичном варианте включает в себя цепь задания режима NMOS (n-МОП-прибор), два или более синхронизированно управляемых транзистора и статический логический элемент, который используется в качестве буфера между динамическими узлами в последовательных схемах с логическими элементами, работающими по принципу домино. Схема с логическими элементами, работающими по принципу домино, предварительно заряжает динамический узел статического элемента в логическое высокое состояние во время первой фазы тактового сигнала, используемого, чтобы синхронизировать синхронизированно управляемые транзисторы, обычно, когда тактовый сигнал является низким. Схема с логическими элементами, работающими по принципу домино, впоследствии оценивает логический элемент во второй фазе тактового сигнала. В частности, динамический узел либо разряжает, либо удерживает его предварительно заряженное состояние в зависимости от значений входных сигналов, приложенных к логическому элементу.

Схема динамическо-статического преобразователя используется в интегральных схемах, чтобы преобразовывать сигналы динамической логической схемы по тактовому сигналу в сигналы статической логической схемы для использования в интегральной схеме. Схема динамическо-статического преобразователя включает в себя схему динамического логического элемента и схему-защелку, в которой выходной сигнал из схемы-защелки представляет преобразованный статический логический сигнал. И схема динамического логического элемента, и схема-защелка управляются общим тактовым сигналом так, что триггер захватывает текущее значение выхода динамического логического элемента в надлежащий момент времени в периоде синхронизации динамической логики.

К несчастью, использование общего тактового сигнала, который обычно используется в каскадах динамических логических схем, может при некоторых условиях позволить выходному сигналу, сгенерированному схемой-защелкой, на короткий момент передать ошибочное представление вывода динамического логического элемента. Когда общий тактовый сигнал используется для того, чтобы управлять оценкой предварительно заряженного динамического логического элемента и в то же время разрешать схеме-защелке захватывать значение сигнала из динамического логического элемента, сигнальный вход на схему-защелку может наблюдать и распространять ошибочное логическое значение для схемы динамического логического элемента в течение короткого периода времени, в то время как логический сигнал по-прежнему оценивается динамической логической схемой. Ошибочное логическое значение может появиться в последующих логических схемах, принимающих выходной сигнал от схемы динамическо-статического преобразователя в качестве сбоя сигнала. Этот сбой сигнала может вызвать функциональный отказ, если он распространяется из схемы-защелки и выбирается последующим элементом. Кроме того, сбой может привести к расходу потребления мощности из-за ненужной активности защелки, присущей сбою. Следовательно, этот сбой сигнала может представлять вопросы, требующие конструктивного решения в последующих логических схемах, которые используют статический логический сигнал без помощи тактового сигнала.

Сущность изобретения

Вообще, раскрываемое изобретение направлено на технологии уменьшения вывода ошибочных статических логических сигналов или "сбоев" сигнала из схемы преобразователя из динамической в статическую логику. Схема преобразователя из динамической в статическую логику включает в себя динамическую логическую схему и схему-защелку. Общий тактовый сигнал управляет как элементом оценки в динамической логической схеме, так и элементом понижения уровня сигнала в схеме-защелке. Элемент оценки оценивает предварительно заряженный динамический выход динамической логической схемы. Элемент понижения уровня сигнала осуществляет выборку динамического узла после оценки. Элемент задержки предусмотрен для того, чтобы задерживать общий тактовый сигнал, приложенный к элементу понижения уровня сигнала схемы-защелки, чтобы исключить сбои сигнала. Таким образом, схема-защелка отпирается после завершения фазы оценки динамической логической схемы, избегая захвата ошибочного логического сигнала во время фазы оценки.

Кроме того, в некоторых вариантах осуществления схема преобразователя из динамической в статическую логику может включать в себя ограничивающую ток схему, которая ограничивает ток к схеме-защелке, когда элемент оценки находится в фазе оценки. Таким образом, схема-защелка имеет ослабленный ток в случае, когда элемент понижения уровня сигнала в схеме-защелке почему-то включается во время фазы оценки, несмотря на задержку таковых импульсов, таким образом, исключая или уменьшая величину какого-либо сбоя сигнала. В качестве примера, динамическая логическая схема и схема-защелка могут совместно использовать общее оконечное устройство, соединяющее как элемент оценки, так и элемент понижения уровня сигнала с заземлением. Общее оконечное устройство гарантирует, что схема-защелка имеет ослабленный ток в случае, когда элемент понижения уровня сигнала отпирается во время этапа оценки элемента оценки.

В одном варианте осуществления раскрываемое изобретение направлено на схему преобразователя из динамической в статическую логику, содержащую динамическую логическую схему, которая генерирует динамический логический сигнал в ответ на тактовый сигнал, элемент задержки тактовых импульсов, который задерживает тактовый сигнал, и схему-защелку, которая осуществляет выборку динамического логического сигнала для того, чтобы сгенерировать статический логический сигнал в ответ на задержанный тактовый сигнал.

В другом варианте осуществления раскрываемое изобретение направлено на способ преобразования динамического логического сигнала в статический логический сигнал, причем способ содержит генерацию динамического логического сигнала в ответ на тактовый сигнал, задержку тактового сигнала и выборку динамического логического сигнала в ответ на задержанный тактовый сигнал, чтобы сгенерировать статический логический сигнал.

В другом варианте осуществления раскрываемое изобретение направлено на схему памяти, имеющую схему преобразователя из динамической в статическую логику. Схема преобразователя из динамической в статическую логику содержит динамическую логическую схему, которая генерирует динамический логический сигнал в ответ на тактовый сигнал, элемент задержки тактовых импульсов, который задерживает тактовый сигнал, и схему-защелку, которая осуществляет выборку динамического логического сигнала, чтобы сгенерировать статический логический сигнал в ответ на задержанный тактовый сигнал.

В другом варианте осуществления раскрываемое изобретение направлено на схему обработки цифрового сигнала, имеющую схему преобразователя из динамической в статическую логику. Динамическая логическая схема, которая генерирует динамический логический сигнал в ответ на тактовый сигнал, элемент задержки таковых импульсов, который задерживает тактовый сигнал, и схема-защелка, которая осуществляет выборку динамического логического сигнала для того, чтобы сгенерировать статический логический сигнал в ответ на задержанный тактовый сигнал.

Детали одного или более вариантов осуществления изложены в сопровождающих чертежах и описании ниже. Другие признаки, объекты и преимущества будут очевидны из описания и чертежей и из формулы изобретения.

Краткое описание чертежей

Фиг.1 - блок-схема, иллюстрирующая один вариант осуществления схемы преобразователя из динамической в статическую логику.

Фиг.2 - принципиальная схема, иллюстрирующая вариант осуществления схемы преобразователя из динамической в статическую логику.

Фиг.3 - принципиальная схема, иллюстрирующая другой вариант осуществления схемы преобразователя из динамической в статическую логику.

Фиг.4 - временная диаграмма, иллюстрирующая синхронизацию сигналов в схеме динамическо-статического преобразователя.

Фиг.5 - блок-схема алгоритма, иллюстрирующая примерный режим работы примерного варианта осуществления схемы динамическо-статического преобразователя.

Подробное описание

Фиг.1 является блок-схемой, иллюстрирующей вариант осуществления схемы 100 динамическо-статического преобразователя. Как показано на Фиг.1, схема 100 динамическо-статического преобразователя содержит динамическую логическую схему 101, схему-защелку 102 и элемент 103 задержки тактовых импульсов. Схема 100 динамическо-статического преобразователя, как описано в данном документе, может быть особенно полезна в качестве схемы преобразователя логики домино в статическую. Соответственно, в некоторых вариантах осуществления динамическая логическая схема 101 может содержать набор инверторов логики домино, в то время как схема-защелка 102 может содержать набор защелок с тремя состояниями. Динамическая логическая схема 101 будет описана в контексте логики домино в целях иллюстрации, но может быть легко приспособлена для других применений динамической логики. Динамическая логическая схема 101 соединяется, чтобы передавать динамический логический сигнал на вход схемы-защелки 102.

Элемент 103 задержки тактовых импульсов принимает входной тактовый (CLK) сигнал 112, который управляет элементами в динамической логической схеме 101. В частности, входной тактовый (CLK) сигнал 112 управляет предварительными зарядами и оценивает логические элементы в наборе инверторов логики домино на основе входного сигнала 111 данных (DATA). Входной тактовый (CLK) сигнал 112 соответствует чередующемуся сигналу высокого и низкого уровня, обычно имеющему рабочий цикл 50%. Элемент 103 задержки таковых импульсов генерирует задержанную версию входного тактового сигнала. Задержанный тактовый (DCLK) сигнал 114 служит в качестве стробирующего тактового сигнала, который используется, чтобы отпереть и захватить сигнал 113 динамического выхода (DOM) из схемы 101 динамической логики в схеме-защелке 102. Выходной (OUT) сигнал 121 статической логики из модуля 102 набора защелок с тремя состояниями представляет вывод схемы 100 динамическо-статического преобразователя.

Преобразователи из динамической логики в статическую предшествующего уровня техники могут страдать от сбоя сигнала, способного подорвать функционирование. Схемы логики домино предшествующего уровня техники обычно используют общий синхронизирующий сигнал, чтобы предварительно зарядить, оценить и захватить логические сигналы в течение фаз как предварительного заряда, так и оценки в тактовом цикле логики домино. В преобразователе логики домино в статическую логику, относящемся к предшествующему уровню техники, набор защелок с тремя состояниями начинает захват сигнала 113 динамического выхода (DOM), используя тот же тактовый сигнал, используемый, чтобы оценить набор инверторов логики домино. В результате при определенных условиях набор защелок с тремя состояниями, относящийся к предшествующему уровню техники, может начать отпирать захват сигнала 113 динамического выхода (DOM) прежде оценки входного сигнала 111 данных (DATA) динамической логической схемой 101.

В течение фазы предварительного заряда тактового цикла логики домино сигнал 113 динамического выхода (DOM) предварительно заряжается до высокого логического уровня. В течение фазы оценки тактового цикла динамической логики сигнал 113 динамического выхода (DOM) либо остается высоким, либо падает до низкого уровня сигнала в зависимости от входного сигнала 111 данных (DATA). В частности, когда входной сигнал 111 данных (DATA) находится на высоком логическом уровне, динамический выходной сигнал (DOM) имеет высокий уровень. Когда входной сигнал 111 данных (DATA) находится на низком логическом уровне, сигнал динамического выхода (DOM) находится на низком логическом уровне. В любом случае сигнал динамического выхода (DOM) первоначально предварительно заряжается до высокого логического уровня. В течение фазы оценки набор защелок с тремя состояниями предшествующего уровня техники отпирается и может принять неправильный и изменяющийся сигнал 113 динамического выхода (DOM), заканчивающийся в результате сбоем сигнала.

В соответствии с этим изобретением и в противоположность преобразователям из динамической в статическую логику предшествующего уровня техники преобразователь 100 из динамической в статическую логику включает в себя элемент 103 задержки тактовых импульсов для того, чтобы предотвратить сбой сигнала. В частности, элемент 103 задержки тактовых импульсов задерживает входной CLK-сигнал 112, чтобы сгенерировать задержанный тактовый (DCLK) сигнал 114, который служит в качестве стробирующего тактового сигнала для схемы-защелки 102. Задержанный тактовый (DCLK) сигнал 114 заставляет схему-защелку 102 начать выборку сигнала 113 динамического выхода (DOM) после периода задержки, который больше, чем длина фазы оценки схемой 101 динамической логики, так, чтобы сигнал 113 динамического выхода (DOM) упал до низкого уровня к тому времени, когда осуществляется его выборка. Таким образом, с помощью задержанного тактового (DCLK) сигнала 114 схема-защелка 102 может избежать выборки сигнала 113 динамического выхода (DOM) в течение фазы оценки. В результате схема-защелка 102 не осуществляет выборку сигнала 113 динамического выхода (DOM), когда он падает со своего предварительно заряженного состояния до оцененного низкого состояния, и временно не распространяет ошибочный выходной (OUT) сигнал 121 статической логики. Наоборот, элемент 103 задержки тактовых импульсов гарантирует, что схема-защелка 102 осуществляет выборку сигнала 113 динамического выхода (DOM) после того, како он был оценен схемой 101 цифрового инвертора.

Фиг.2 является принципиальной схемой, иллюстрирующей вариант осуществления схемы цифро-статического преобразователя, показанного на Фиг.1, более подробно. В варианте осуществления на Фиг.1 схема цифро-статического преобразователя конфигурируется как схема 200 преобразователя логики домино в статическую. Схема 200 преобразователя логики домино в статическую принимает входной сигнал 111 данных (DATA) и входной тактовый (CLK) сигнал 112. Схема 200 преобразователя логики домино в статическую генерирует выходной (OUT) сигнал 121 статической логики на основе входного сигнала 111 данных (DATA).

Входной тактовый (CLK) сигнал 112 электрически связан с входами транзисторного элемента для нагрузочного p-МОП транзистора P0 201 и входами транзисторного элемента для оконечного n-МОП транзистора N2' 203 и для оконечного n-МОП транзистора N2 223. CLK сигнал 112 также электрически связан с элементом 204 задержки тактовых импульсов, который генерирует стробирующий тактовый сигнал, задержанный тактовый (DCLK) сигнал 214. Элемент 204 задержки тактовых импульсов может принимать множество форм, таких как пара встречно-включенных инверторов, один или более транзисторов или другие элементы, способные создавать желаемую задержку распространения. В течение фазы предварительного заряда тактового цикла динамической логики входной тактовый (CLK) сигнал 112 соответствует низкому уровню. Низкий входной тактовый (CLK) сигнал 112 заставляет нагрузочный транзистор P0 201 предварительно заряжать сигнал 213 динамического выхода (DOM) в динамическом узле до высокого уровня. Низкий входной тактовый (CLK) сигнал 112 также заставляет оконечные транзисторы N2' 203 и N2 223 оставаться в третьем состоянии.

Фаза оценки тактового цикла логики домино начинается, когда входной тактовый (CLK) сигнал 112 повышается до высокого уровня. В течение этой фазы оценки тактового цикла логики домино оконечные транзисторы N2' 203 и N2 223 обеспечивают маршрут сигнала на заземление, разрешая предварительно заряженным сигналам падать до низкого уровня в зависимости от входного сигнала данных, входного сигнала 111 данных (DATA). Конкретно, высокий входной сигнал 111 данных (DATA) заставляет n-МОП транзистор N1 202 обеспечивать маршрут сигнала для сигнала 213 динамического выхода (DOM) до оконечного транзистора N2' 203 и, следовательно, к заземлению, понижая сигнал 213 динамического выхода (DOM) до низкого логического уровня. В частности, высокий уровень для входного тактового (CLK) сигнала 112, который происходит в течение фазы оценки тактового цикла логики домино, генерирует маршрут сигнала к заземлению для сигнала 213 динамического выхода (DOM) через транзисторы N1 202 и N2' 203 и заставляет сигнал 213 динамического выхода (DOM) падать до его низкого уровня. Низкий уровень для входного сигнала данных, входного сигнала 111 данных (DATA) заставляет n-МОП транзистор N1 202 оставаться в третьем состоянии. В этом случае сигнал 213 динамического выхода (DOM) в динамическом узле остается заряженным и представляет высокий логический уровень.

Когда сигнал 213 динамического выхода (DOM) является высоким, p-МОП транзистор P2 220 и n-МОП транзистор N3 221 являются "включенными". В результате сигнал 215 защелки (LA) повышается до высокого уровня. Входной тактовый (CLK) сигнал 112 в своей фазе оценки высокого уровня заставляет оконечный транзистор N2 223 "включаться". Задержанный тактовый (DCLK) сигнал 214 аналогичным образом заставляет n-МОП транзистор N4 "включаться", когда задержанный тактовый (DCLK) сигнал 214 также повышается до высокого уровня. Однако задержанный тактовый (DCLK) сигнал 214 не переходит к высокому уровню до момента, спустя короткое время после того, как входной тактовый (CLK) сигнал 112 уже повысился. Следовательно, путь сигнала к заземлению для сигнала 215 защелки (LA) будет проходить через путь N3-N4-N2, но только после фазы оценки тактового цикла динамической логики. Когда сигнал 213 динамического выхода (DOM) - низкий, n-МОП транзистор N3 221 остается в третьем состоянии, а сигнал 215 защелки (LA) остается предварительно заряженным.

Элемент 204 задержки тактовых импульсов выбирается, чтобы обеспечить достаточную задержку в изменении перехода сигнала для задержанного тактового (DCLK) сигнала 214 относительно входного тактового (CLK) сигнала 112, чтобы сделать возможным разряд тока через транзисторы N1 202 и N2' 203, заставляя сигнал 213 динамического выхода (DOM) падать до низкого уровня перед тем, как транзистор N4 222 активируется задержанным тактовым (DCLK) сигналом 214. Введение этой задержки сигнала в генерацию задержанного тактового (DCLK) сигнала 214 уменьшает случаи ошибочного статического логического сигнала или "сбоя", когда оценивается предварительно заряженный сигнал логики домино.

Фиг.3 является принципиальной схемой, иллюстрирующей другой вариант осуществления схемы преобразователя из логики домино в статическую. Схема 300 преобразователя из логики домино в статическую работает, по существу, аналогично схеме 200 преобразователя логики домино в статическую, показанной на Фиг.2, за тем исключением, что оконечный n-МОП транзистор N2" 311 используется вместо оконечных n-МОП транзисторов N2' 203 и N2 223. Так как и оконечный транзистор N2' 203, и оконечный транзистор N2 223 управляются общим сигналом, входным тактовым (CLK) сигналом 112, оба транзистора становятся активными и оба транзистора приходят в третье состояние одновременно. По существу, эти два транзистора N1, N2 могут быть функционально заменены единственным, общим оконечным транзистором N2" 311, как показано на Фиг.3.

n-МОП транзистор N2" 311 действует как ограничитель тока по пути сигнала к заземлению от транзистора N1 202, также как и транзисторной пары N3 221-N4 222. Если транзисторы N1 202, N4 222 и N3 221 являются идентичными по размеру и, таким образом, представляют идентичное сопротивление, ток, проходящий через транзистор N2" 331, когда оба пути сигнала разряжают сигналы, делится между двумя путями сигнала, при том, что приблизительно две трети тока текут от транзистора N1 202 и одна треть тока течет от пары транзисторов N3 221-N4 222. По существу, электрический заряд, сохраненный в предварительно заряженном транзисторе N1 202, разряжается более быстро, чем электрический заряд, сохраненный в транзисторе N3 221. Если оконечный транзистор N2" 311 действует как ограничитель по току, текущему от разряда транзисторов N1 202 и N3 211, скорость, с которой сигналы, сгенерированные этими предварительно заряженными транзисторами, падают с предварительно заряженного высокого уровня до разряженного низкого уровня, уменьшается.

Если распространяется ошибочный статический логический сигнал, когда изменяется сигнал 213 динамического выхода (DOM), и пока набор защелок с тремя состояниями отперт, сигнал 215 защелки (LA) начнет падать с высокого уровня до низкого уровня, пока сигнал 213 динамического выхода (DOM) не завершит свое распространение сигнала. После того, как сигнал 213 динамического выхода (DOM) распространился через транзистор P2 220, сигнал 215 защелки (LA) возвращается к своему высокому уровню. Короткий спад в уровне сигнала для сигнала 215 защелки (LA) в течение короткого периода времени, когда распространяется сигнал 213 динамического выхода (DOM), соответствует ошибочному состоянию сигнала, с которым борются путем использования элемента 204 задержки тактовых импульсов. Использование ограничивающего ток оконечного транзистора N2" 311 замедляет скорость, с которой LA сигнал 215 будет падать, и, таким образом, уменьшает величину падения сигнала, видимого в сигнале 215 защелки (LA), когда распространяется сигнал 213 динамического выхода (DOM). Использование как элемента 204 задержки тактовых импульсов, так и ограничивающего ток оконечного транзистора N2" 311 уменьшает величину изменения сигнала, наблюдаемого в сигнале 215 защелки (LA), сгенерированном распространением сигнала 213 динамического выхода (DOM) через динамическую логическую схему. Таким образом, схема на Фиг.3 может избежать или уменьшить воздействия сбоя сигнала, который иначе может присутствовать в схемах предшествующего уровня техники.

Похожий результат ограничения тока может быть получен с использованием схемы двух оконечных транзисторов, как показано на Фиг.2. Оконечные транзисторы N2 223 и N2' 203 могут ограничивать течение тока от предварительно заряженных сигналов логики домино посредством правильной калибровки транзисторов N2 223 и N2' 203. По существу, специалист в данной области техники поймет, что использование ограничивающих ток оконечных транзисторов для того, чтобы замедлить скорость падения сигнала для предварительно заряженного сигнала логики домино, может быть выполнено с использованием конструкции схемы либо с одним транзистором, либо множественных транзисторов без выхода за рамки сущности и объема этого раскрываемого изобретения.

Фиг.4 является схематическим представлением, иллюстрирующим временную диаграмму сигнала в схеме динамическо-статического преобразователя. Формы сигналов временной диаграммы показаны на Фиг.4 для формы 411 входного сигнала данных (DATA), формы 412 входного тактового (CLK) сигнала, формы 413 сигнала динамического выхода (DOM), формы 415 сигнала защелки (LA) и формы 425 сигнала LA', как видно в схемах динамическо-статического преобразователя на Фиг.2 и Фиг.3. Форма 411 входного сигнала данных (DATA) соответствует входному сигналу 111 данных (DATA), принятому схемой 200 преобразователя логики домино в статическую. Форма 412 входного тактового (CLK) сигнала соответствует входному тактовому (CLK) сигналу 111, принятому в схему 200 преобразователя логики домино в статическую. Форма 413 сигнала динамического выхода (DOM) соответствует сигналу 213 динамического выхода (DOM), сгенерированному в схеме 200 преобразователя логики домино в статическую. Форма 415 сигнала защелки (LA) соответствует сигналу 215 защелки (LA), сгенерированному в схеме 200 преобразователя логики домино в статическую. Форма 425 сигнала защелки (LA') соответствует версии сигнала 215 защелки (LA), сгенерированного в схеме 200 преобразователя логики домино в статическую, где модуль 204 элемента синхронизации генерирует задержанный тактовый (DCLK) сигнал 114, чтобы предотвратить распространение ошибочного статического логического сигнала.

Каждая из форм сигнала показана в течение периода времени в пять тактовых циклов, начинающегося в t₀ 401 и заканчивающегося в t₅ 406. Каждый из пяти временных периодов t ₀ 401-t₅ 406 тактовых циклов начинается на нарастающем фронте входного тактового (CLK) сигнала 112, как иллюстрировано в форме 412 входного тактового (CLK) сигнала. Каждый из пяти временных периодов тактовых циклов соответствует двум полупериодам t. Форма 411 входного сигнала данных (DATA) представляет ввод входного сигнала 111 данных (DATA) в схему 200 преобразователя логики домино в статическую. Форма 411 входного сигнала данных (DATA) показывает, что входной сигнал 111 данных (DATA) меняет состояние, если необходимо, до нарастающего фронта формы 412 входного тактового (CLK) сигнала, так что входной сигнал 111 данных (DATA) является стабильным в моменты t₀ 401, t₁ 402, t₂ 403, t₃ 404, t ₄ 405 и t₅ 406. Как показано в форме 411 входного сигнала данных (DATA), входной сигнал 111 данных (DATA) завершил свой переход от низкого состояния в высокое состояние, когда наступает t₀ 431 и когда наступает t₂ 433. Входной сигнал 111 данных (DATA) остается в низком состоянии, когда наступает t₁ 432.

Как описано выше со ссылкой на Фиг.2, сигнал 213 динамического выхода (DOM), как показано в форме 413 сигнала динамического выхода (DOM), падает с высокого уровня до низкого уровня 441, когда как входной сигнал 111 данных (DATA), так и входной тактовый (CLK) сигнал 112 являются высокими, что имеет место между t₀ и t₀+ t. Сигнал 113 динамического выхода (DOM) падает, когда транзисторы N1 202 и N2' 203 включены в течение периода времени. Сигнал 113 динамического выхода (DOM) остается в низком состоянии до момента, пока сигнал CLK не упадет до низкого состояния в момент времени t₀+t. Модуль 204 задержки тактовых импульсов генерирует стробирующий тактовый сигнал, в котором нарастающие и падающие фронты входного тактового (CLK) сигнала 112 задержаны на период времени Dt. Этот период Dt задержки позволяет сигналу 215 динамического выхода (DOM) упасть до его низкого состояния 441 перед тем, как задержанный тактовый (DCLK) сигнал 214 включает транзистор N4 222. По существу, сигнал 213 динамического выхода (DOM) в низком состоянии выключает транзистор N3 221 перед тем, как задержанный тактовый (DCLK) сигнал 214 включает транзистор N2 223. В результате сигнал 215 защелки (LA), показанный в форме 415 сигнала защелки (LA), не падает со своего высокого уровня в периоде t₀ 401.

Если период Dt задержки меньше, чем время падения сигнала 213 динамического выхода (DOM), сигнал 213 динамического выхода (DOM) активирует транзистор N3 221 во "включенное" состояние, когда задержанный тактовый (DCLK) сигнал 214 включает транзистор N4 222, что позволяет сигналу 215 защелки (LA) начать падать, так как заряд разряжается через транзисторы N3-N4-N2 до тех пор, пока сигнал 213 динамического выхода (DOM) не упадет достаточно, чтобы выключить транзистор N3 221. Когда транзистор N3 221 выключается, сигнал 215 защелки (LA) опять возрастает до своего высокого состояния. Форма 425 сигнала защелки (LA') иллюстрирует такой сигнал, когда задержка Dt между нарастающими фронтами CLK сигнала 112 и задержанного тактового (DCLK) сигнала 214 меньше, чем распространение сигнала 213 динамического выхода (DOM) через транзистор N1 202. Короткий импульс 451, соответствующий ошибочному статическому логическому сигналу, получается в результате вышеописанного условия. Когда время Dt задержки больше, чем минимальный период 451 задержки DCLK, соответствующий времени, требуемому для сигнала 213 динамического выхода (DOM), чтобы упасть со своего высокого состояния до своего низкого состояния, короткий импульс 451 не генерируется.

Ошибочный статический логический сигнал появляется, только когда сигнал 213 динамического выхода (DOM) падает из высокого в низкое состояние. Так как сигнал 213 динамического выхода (DOM) падает в ответ на тактовый цикл, в котором входной сигнал 111 данных (DATA) является высоким, ошибочный статический логический сигнал не возникает в течение периодов времени тактовых циклов, таких как с t₁ 402 по t₂ 403, в которых входной сигнал 111 данных (DATA) является низким. По существу, время Dt задержки не влияет на сигнал 215 защелки (LA) в течение этого периода времени.

Фиг.5 является блок-схемой алгоритма, иллюстрирующей примерный режим работы примерного варианта осуществления схемы преобразователя логики домино в статическую. Схема 200 преобразователя логики домино в статическую принимает входной динамический сигнал (501), входной сигнал 111 данных (DATA) и принимает тактовый сигнал (502), входной тактовый (CLK) сигнал 112, где входной тактовый (CLK) сигнал 112 определяет фазу предварительного заряда и фазу оценки периода времени цикла синхронизации, используемого, чтобы обработать и распространить динамические логические сигналы.

В течение фазы оценки периода времени тактового цикла динамическая логическая схема 101 генерирует динамический логический сигнал (503), сигнал 113 динамического выхода (DOM). Сигнал 113 динамического выхода (DOM) при стробировании входным тактовым (CLK) сигналом 112 обеспечивает представления логического сигнала в течение отдельного периода времени тактового цикла. В течение фазы предварительного заряда периода времени тактового цикла сигнал 113 динамического выхода (DOM) предварительно заряжается до высокого уровня сигнала в ожидание фазы оценки периода времени тактового цикла.

Элемент 103 задержки тактовых импульсов использует входной тактовый (CLK) сигнал 112, чтобы генерировать задержанный тактовый сигнал (504), задержанный тактовый (DCLK) сигнал 114, для использования выборки сигнала 113 динамического выхода (DOM) модулем 102 набора защелок с тремя состояниями (505). Задержанный тактовый (DCLK) сигнал 114 задерживает входной тактовый (CLK) сигнал 112 на период времени задержки, Dt, позволяя сигналу 113 динамического выхода (DOM) распространяться через динамическую логическую схему 101 и стать стабильным, неизменяющимся логическим сигналом прежде, чем схема-защелка 102 осуществляет выборку сигнала 113 динамического выхода (DOM).

Схема-защелка 102 генерирует выходной статический логический сигнал, сигнал 215 защелки (LA), который может буферизоваться для вывода в качестве статического логического сигнала 121. Модуль 102 набора защелок с тремя состояниями захватывает сигнал 113 динамического выхода (DOM) и генерирует свои выходные сигналы, сигнал 215 защелки (LA) и выходной статический логический (OUT) сигнал 121 в течение задержанной фазы оценки периода времени тактового цикла. Предварительно захваченный выходной сигнал, выходной статический логический (OUT) сигнал 121, поддерживается и выводится модулем 102 набора защелок с тремя состояниями в течение задержанной фазы предварительного заряда периода времени тактового цикла для того, чтобы генерировать статический логический сигнал на всем протяжении полного периода времени тактового цикла.

Преобразователь из динамической логики в статическую в соответствии с этим раскрываемым изобретением может использоваться в преобразовании динамических логических сигналов, таких как логические сигналы в схемах логики домино, в статические логические сигналы. Эти варианты использования схем преобразователя из динамической логики в статическую заложены во многих конструкциях схем, таких как интегральные микросхемы памяти, и в схемах программируемых процессоров. В одном варианте осуществления преобразователь из динамической логики в статическую этого раскрываемого изобретения используется в конструкции схемы для схемы кэш-памяти L1, используемой в схеме обработки цифровых сигналов (DSP). Специалисты в данной области техники признают, что многие другие схемы могут использовать схемы преобразователя из динамической в статическую логику согласно раскрываемому изобретению.

Примерные аппаратные реализации функциональных компонентов, описанных в данном документе, могут включать в себя интегральные и дискретные логические схемы, которые используют разнообразные логические элементы и связанные с ними элементы транзисторных схем в создании схем динамической и статической логики. Схемы преобразователя из логики домино в статическую, как описано в данном документе, могут быть полезны во множестве устройств, включающих в себя высокоскоростные логические схемы, телекоммуникационные устройства и другие схемы, требующие преобразование динамической логической схемотехники в статическую логическую схемотехнику.

Были описаны различные варианты осуществления. Могут быть сделаны и многочисленные другие модификации, что не выходит за рамки сущности и объема этого раскрываемого изобретения. Эти и другие варианты осуществления находятся в рамках последующей формулы изобретения.