способ параллельного логического суммирования последовательностей аналоговых сигналов слагаемых эквивалентных двоичной системе счисления
| Классы МПК: | G06F7/50 для сложения; для вычитания |
| Патентообладатель(и): | Петренко Лев Петрович (UA) |
| Приоритеты: |
подача заявки:
2006-12-15 публикация патента:
10.01.2010 |
Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств для выполнения арифметических операций в позиционно-знаковых кодах. Техническим результатом является повышение быстродействия. Способ заключается в следующем: из входных аналоговых сигналов n i и mi в «i» разряде формируют аналоговые сигналы первой промежуточной логической суммы S1
i, посредством логических функций ИЛИ1 и второй промежуточной логической суммы S2 i, посредством логических функций И1, формируют положительный производный аналоговый сигнал +S3 i посредством логической функции И2 из предварительно измененного функцией НЕ1 по уровню аналогового сигнала S 1 i и первой промежуточной суммы S1 i-1 «i-1» разряда, а условно отрицательный производный аналоговый сигнал -S3 i формируют посредством логической функции И3 из аналогового сигнала S1 i и предварительно измененного функцией НЕ2 по уровню аналогового сигнала S1 i-1 первой промежуточной суммы S1 i-1 «i-1» разряда, аналоговый сигнал +S3 i совмещают с аналоговым сигналом +S2 i посредством логической функции ИЛИ2 и выполняют изменение уровня аналогового сигнала результирующего аргумента +S*i, что соответствует процедуре удаления активного логического нуля, который формируется, если совмещенный аналоговый сигнал +S*i и условно отрицательный производный аналоговые сигналы -S3 i принимают одновременно активные уровни аналогового сигнала, выполняют удаление активного уровня аналогового сигнала при совпадении условно отрицательного производного аналогового сигнала -S3 i с аналоговым сигналом второй промежуточный суммы +S2 i. 5 ил. 
Формула изобретения
Способ параллельного логического суммирования аналоговых сигналов слагаемых эквивалентных двоичной системе счисления, включающий поразрядное выполнение преобразований аналоговых сигналов слагаемых [ni] и [mi], которые принимают либо условно высокий или активный уровень, либо условно низкий сигнал или неактивный уровень, при этом из входных аналоговых сигналов n i и mi в «i» разряде формируют аналоговые сигналы первой промежуточной логической суммы S1 i, посредством логических функций f1 (})-ИЛИ и второй промежуточной логической суммы S2 i, посредством логических функций f1 (&)-И, из которых формируют аналоговый сигнал Si результата логического суммирования, отличающийся тем, что аналоговый сигнал первой промежуточной логической суммы S1 i логически дифференцируют с одновременным формированием производных аналоговых сигналов положительного +S3 i и условно отрицательного -S3 i, при этом положительный производный аналоговый сигнал +S3 i формируют посредством логической функции f 2(&)-И из предварительно измененного функцией f 1(&)-HE по уровню аналогового сигнала S 1 i первой промежуточной суммы S1 i «i» разряда и первой промежуточной суммы S1 i-1 «i-1» разряда, а условно отрицательный производный аналоговый сигнал -S3 i формируют посредством логической функции f 3(&)-И из аналогового сигнала первой промежуточной суммы S1 i «i» разряда и предварительно измененного функцией f2(&)-HE по уровню аналогового сигнала S1 i-1 первой промежуточной суммы S1 i-1 «i-1» разряда, после чего в «i» разряде положительный производный аналоговый сигнал +S1 i совмещают с аналоговым сигналом второй промежуточной суммы +S2 i посредством логической функции f2 (})-ИЛИ и выполняют изменение уровня аналогового сигнала результирующего аргумента +S*i, что соответствует процедуре удаления активного логического нуля f1(+1/-1
0), которые формируется, если совмещенный аналоговый сигнал +S*i и условно отрицательный производный аналоговые сигналы -S 3 i принимают одновременно активные уровни аналогового сигнала, при этом выполняют изменение (удаление) активного уровня аналогового сигнала f2(+1/-1 0) при совпадении условно отрицательного производного аналогового сигнала S3 i с аналоговым сигналом второй промежуточной
суммы +S2 i в соответствии с математической моделью вида
где 
логические функции f1(&)-И и f 1(})-ИЛИ;
функциональная структура удаления активного логического нуля при одновременно активных аналоговых сигналов;
«= &1=» - логическая функция изменения уровня аналогового сигнала f1(&)-НЕ.
Описание изобретения к патенту
Текст описания приведен в факсимильном виде. 
Класс G06F7/50 для сложения; для вычитания
)ru для аргументов слагаемых ±[1,2nj]f(2n) и ±[1,2mj]f(2n) формата "дополнительный код ru" (варианты русской логики) - патент 2524562
t
d1/dn второго слагаемого в том же формате (варианты русской логики) - патент 2480816