устройство для обработки сигнала

Формула изобретения

Устройство для обработки сигнала, содержащее два канала, каждый из которых состоит из последовательно соединенных фазового детектора, аналого-цифрового преобразователя, первого и второго блоков памяти, содержащее первый и второй блоки вычитания в обоих каналах соответственно, первый и второй сумматоры в каждом канале соответственно, первый, второй и третий блоки вычислителя модуля, пятый и шестой блоки вычитания, интегратор, пятый и шестой сумматоры, дешифратор, первый, второй и третий умножители, первую, вторую, третью и четвертую схемы сравнения, логический элемент «2И-НЕ», логический элемент «И», причем первые входы фазовых детекторов каналов объединены и являются информационными входами эхо-сигнала, а на вторые входы фазовых детекторов поданы опорные сигналы, в каждом канале выходы второго блока памяти - цифровой линии задержки соединены со вторыми входами второго блока вычитания и второго сумматора соответственно, выходы первых блоков вычитания первого и второго каналов соединены с первым и вторым входами первого блока вычислителя модуля соответственно, выходы вторых блоков вычитания первого и второго каналов соединены с первым и вторым входами второго блока вычислителя модуля соответственно, выходы знакового разряда первого и второго блоков вычитания первого и второго каналов и первого и второго сумматоров первого и второго каналов соединены со входом дешифратора, выходы вторых блоков памяти - цифровых линий задержки первого и второго каналов соединены с первым и вторым входами третьего блока вычислителя модуля соответственно, выход третьего блока вычислителя модуля соединен с первыми входами первого и третьего умножителей, выход интегратора соединен со вторым входом первого умножителя, а на второй вход третьего умножителя вводится постоянный коэффициент q, выход первого умножителя соединен со вторым входом шестого блока вычитания, выход шестого блока вычитания соединен со вторым входом второй схемы сравнения и с входом интегратора, выход второго блока вычислителя модуля соединен с первыми входами третьей и четвертой схем сравнения, с первым входом шестого блока вычитания и с первым входом пятого сумматора, выход первого блока вычислителя модуля соединен со вторым входом пятого сумматора и с первым входом второго умножителя, на второй вход которого введен постоянный коэффициент 1, а выход соединен с первым входом пятого блока вычитания и первым входом шестого сумматора, выход третьего умножителя соединен со вторыми входами пятого блока вычитания и шестого сумматора, а также с первым входом второй схемы сравнения, выходы пятого блока вычитания и шестого сумматора подключены к вторым входам третьей и четвертой схем сравнения соответственно, выход пятого сумматора соединен с первым входом первой схемы сравнения, на второй вход которой подан с выхода третьего умножителя сигнал, умноженный на два за счет смещения разрядной сетки, а выход подключен к первому входу логического элемента «2И-НЕ», выход дешифратора соединен с вторым входом логического элемента «2И-НЕ», выходы второй, третьей, четвертой схем сравнения соединены с вторым, третьим и четвертым входами логического элемента «И» и выход логического элемента «2И-НЕ» соединен с первым входом логического элемента «И», выход логического элемента «И» является выходом устройства Y, отличающееся тем, что введены седьмой и восьмой блоки вычитания в оба канала, причем в каждом канале выходы аналогово-цифрового преобразователя соединены с первыми входами седьмых блоков вычитания, на вторые входы седьмых блоков вычитания введен цифровой код допплеровского приращения фазы от скорости движения корабля ₂, выходы седьмых блоков вычитания соединены с первыми входами первых блоков вычитания и первых сумматоров соответственно, в каждом канале выходы первого блока памяти - цифровой линии задержки соединены с первыми входами восьмого блока вычитания, на вторые входы восьмого блока вычитания введен цифровой код допплеровского приращения фазы от скорости движения корабля ₁, выходы восьмого блока вычитания соединены со вторыми входами первого блока вычитания и первого сумматора, с первыми входами второго блока вычитания и второго сумматора соответственно.

Описание изобретения к патенту

Изобретение относится к радиотехнике и может использоваться в радиолокационных станциях (далее РЛС) обнаружения и сопровождения целей, в которых производится когерентная обработка сигналов.

Известно из уровня техники устройство для подавления пассивных помех (а.с.СССР № 743208), содержащее два канала, каждый из которых состоит из трех основных перемножителей, сумматора и последовательно соединенных фазового детектора, аналого-цифрового преобразователя, первого и второго блоков памяти, причем первые входы фазовых детекторов каналов объединены, а выходы первого блока памяти и аналого-цифрового преобразователя подключены соответственно ко входу первого основного перемножителя и первому входу сумматора, второй и третий входы которого соединены соответственно с выходами второго и третьего основных перемножителей, при этом на вторые входы фазовых детекторов поданы опорные сигналы, вычислительный блок и последовательно соединенные блок измерения и усреднения межпериодного сдвига фазы помехи и функциональный преобразователь, а в каждый канал введены два дополнительных перемножителя, причем первый вход первого дополнительного перемножителя одного канала соединен с выходом второго блока памяти другого канала, первый вход и выход второго дополнительного перемножителя соединены соответственно с выходом второго блока памяти и одним из дополнительных входов сумматора, другой дополнительный вход которого соединен с выходом первого дополнительного перемножителя, а вторые входы дополнительных перемножителей соединены с выходами вычислительного блока, ко входу которого подключен выход блока измерения и усреднения междупериодного сдвига фазы помехи, входы которого соединены соответственно с выходами аналого-цифровых преобразователей и первых блоков памяти, при этом выход первого основного перемножителя одного канала подключен к первому входу третьего основного перемножителя этого же канала и первому входу второго основного перемножителя другого канала, а вторые входы вторых и третьих основных перемножителей соединены с выходами функционального преобразователя, при этом блок измерения и усреднения междупериодного сдвига фазы помехи содержит последовательно соединенные делитель, функциональный преобразователь и логический блок, соответствующие входы которого соединены со входами делителя, а также два канала, каждый из которых состоит из первого накопителя, первого перемножителя и последовательно соединенных второго накопителя, второго перемножителя и усредняющего сумматора, выход которого подключен с соответствующему входу делителя, при этом второй вход усредняющего сумматора одного канала соединен с выходом первого перемножителя другого канала, входы которого соединены с выходами первого и второго накопителей, причем входы накопителей являются входами блока измерения и усреднения междупериодного сдвига фазы помехи, выходам которого является выход логического блока, при этом вычислительный блок содержит последовательно соединенные блок памяти, сумматор и функциональный преобразователь, выходы которого являются выходами вычислительного блока, входом которого является вход блока памяти, соединенный с вторым входом сумматора.

Известное устройство не может достаточно эффективно обеспечить подавление пассивных помех.

Наиболее близким аналогом (прототипом) предлагаемого технического решения в области селекции движущихся целей (СДЦ) является устройство для обработки сигнала, которое описано в изобретении по патенту РФ № 2409822. Устройство для обработки сигнала содержит два канала, каждый из которых состоит из последовательно соединенных фазового детектора, аналого-цифрового преобразователя, первого и второго блоков памяти, причем первые входы фазовых детекторов каналов объединены и являются входом устройства, а на вторые входы фазовых детекторов поданы опорные сигналы, содержит также первый и второй блоки вычитания в обоих каналах соответственно, первый и второй сумматоры в каждом канале соответственно, первый, второй и третий блок вычислителя модуля, пятый и шестой блок вычитания, интегратор, пятый и шестой сумматоры, дешифратор, первый, второй и третий умножители, первая, вторая, третья и четвертая схема сравнения, логический элемент «2И-НЕ», логический элемент «И», причем в каждом канале аналого-цифровой преобразователь соединен с первыми входами первого сумматора и с первыми входами первого блока вычитания соответственно, в каждом канале выходы первого блока памяти - цифровой линии задержки соединены со вторыми входами первого блока вычитания и первого сумматора, с первыми входами второго блока вычитания и второго сумматора соответственно, выходы второго блока памяти - цифровой линии задержки соединены со вторыми входами второго блока вычитания и второго сумматора соответственно, выходы первых блоков вычитания первого и второго каналов соединены с первым и вторым входами первого блока вычислителя модуля соответственно, выходы вторых блоков вычитания первого и второго каналов соединены с первым и вторым входами второго блока вычислителя модуля соответственно, выходы знакового разряда первого и второго блоков вычитания первого и второго каналов и первого и второго сумматоров первого и второго каналов соединены со входом дешифратора, выходы вторых блоков памяти -цифровых линий задержки первого и второго каналов соединены с первым и вторым входами третьего блока вычислителя модуля соответственно, выход третьего блока вычислителя модуля соединен с первыми входами первого и третьего умножителей, выход интегратора соединен со вторым входом первого умножителя, а на второй вход третьего умножителя вводится постоянный коэффициент q, выход первого умножителя соединен со вторым входом шестого блока вычитания, выход шестого блока вычитания соединен со вторым входом второй схемы сравнения и со входом интегратора, выход второго блока вычислителя модуля соединен с первым входом третьей и четвертой схем сравнения, с первым входом шестого блока вычитания и с первым входом пятого сумматора, выход первого блока вычислителя модуля соединен со вторым входом пятого сумматора и с первым входом второго умножителя, на второй вход которого введен постоянный коэффициент l, а выход соединен с входом пятого блока вычитания и первым входом шестого сумматора, выход третьего умножителя соединен со вторыми входами пятого блока вычитания и шестого сумматора, а также с первым входом второй схемы сравнения, а выходы пятого блока вычитания и шестого сумматора подключены ко вторым входам третьей и четвертой схем сравнения соответственно, выход пятого сумматора соединен с первым входом первой схемы сравнения, на второй вход которой подан с выхода третьего умножителя сигнал, умноженный на два за счет смещения разрядной сетки, а выход подключен к первому входу логического элемента «2И-НЕ», выход дешифратора соединен со вторым входом логического элемента «2И-НЕ», выходы второй, третьей, четвертой схем сравнения соединены со вторым, третьим и четвертым входами логического элемента «И», и выход логического элемента «2И-НЕ» соединен с первым входом логического элемента «И», выход логического элемента «И» является выходом устройства Y. Устройство работает следующим образом. На первые входы фазовых детекторов поступает информационный эхо-сигнал на частоте когерентного гетеродина, на вторые входы S фазовых детекторов подается опорное напряжение когерентного гетеродина со сдвигом на 90°. При этом информационный эхо-сигнал разбивается на квадратуры. С выходов фазовых детекторов видеосигналы поступают на аналого-цифровые преобразователи, где дескретизируются по времени и преобразуются в цифровую форму.

Недостатком известного устройства является то, что в процессе обнаружения и сопровождения целей возможны потери сигналов малоподвижных целей.

Известное цифровое устройство не обеспечивает достаточной эффективности селекции малоподвижных целей, т.к. в процессе движения корабля происходит ухудшение подавления пассивных помех из-за недостаточно широкой зоны режекции. Следовательно, в процессе эксплуатации приходится расширять зону режекции. Но при этом ухудшается наблюдаемость целей и с экранов цели могут исчезать.

Задачей, на решение которой направлено предполагаемое изобретение, является повышение эффективности селекции движущихся целей (СДЦ) и улучшение обнаружения и сопровождения малоподвижных целей при движении корабля.

Техническими результатами, достигаемыми при реализации заявленного изобретения, является то, что за счет компенсации скорости движения корабля происходит исключение выноса на экран информации о пассивных помехах, а также происходит улучшение наблюдаемости полезных сигналов, в том числе и на фоне пассивных помех во время движения корабля. Таким образом компенсация скорости корабля при его движении исключает возможность ухудшения наблюдаемости и исчезновения малоподвижных целей с экранов.

Влияние на достижение указанных технических результатов оказывают следующие существенные признаки. В устройстве для обработки сигнала, содержащем два канала, каждый из которых состоит из последовательно соединенных фазового детектора, аналого-цифрового преобразователя, первого и второго блоков памяти, содержащем первый и второй блоки вычитания в обоих каналах соответственно, первый и второй сумматоры в каждом канале соответственно, первый, второй и третий блоки вычислителя модуля, пятый и шестой блоки вычитания, интегратор, пятый и шестой сумматоры, дешифратор, первый, второй и третий умножители, первая, вторая, третья и четвертая схемы сравнения, логический элемент «2И-НЕ», логический элемент «И», причем первые входы фазовых детекторов каналов объединены и являются информационными входами эхо-сигнала, а на вторые входы фазовых детекторов поданы опорные сигналы, в каждом канале выходы второго блока памяти - цифровой линии задержки соединены со вторыми входами второго блока вычитания и второго сумматора соответственно, выходы первых блоков вычитания первого и второго каналов соединены с первым и вторым входами первого блока вычислителя модуля соответственно, выходы вторых блоков вычитания первого и второго каналов соединены с первым и вторым входами второго блока вычислителя модуля соответственно, выходы знакового разряда первого и второго блоков вычитания первого и второго каналов и первого и второго сумматоров первого и второго каналов соединены со входом дешифратора, выходы вторых блоков памяти -цифровых линий задержки первого и второго каналов соединены с первым и вторым входами третьего блока вычислителя модуля соответственно, выход третьего блока вычислителя модуля соединен с первыми входами первого и третьего умножителей, выход интегратора соединен со вторым входом первого умножителя, а на второй вход третьего умножителя вводится постоянный коэффициент q, выход первого умножителя соединен со вторым входом шестого блока вычитания, выход шестого блока вычитания соединен со вторым входом второй схемы сравнения и с входом интегратора, выход второго блока вычислителя модуля соединен с первым входом шестого блока вычитания и с первым входом пятого сумматора, выход первого блока вычислителя модуля соединен со вторым входом пятого сумматора и с первым входом второго умножителя, на второй вход которого введен постоянный коэффициент l, а выход соединен с первым входом пятого блока вычитания и первым входом шестого сумматора, выход третьего умножителя соединен со вторыми входами пятого блока вычитания и шестого сумматора, а также с первым входом второй схемы сравнения, выходы пятого блока вычитания и шестого сумматора подключены к вторым входам третьей и четвертой схем сравнения соответственно, выход пятого сумматора соединен с первым входом первой схемы сравнения, на второй вход которой подан с выхода третьего умножителя сигнал, умноженный на два за счет смещения разрядной сетки, а выход подключен к первому входу логического элемента «2И-НЕ», выход дешифратора соединен с вторым входом логического элемента «2И-НЕ», выходы второй, третьей, четвертой схем сравнения соединены с вторым, третьим и четвертым входами логического элемента «И» и выход логического элемента «2И-НЕ» соединен с первым входом логического элемента «И», выход логического элемента «И» является выходом устройства Y, причем в устройство для обработки сигнала введены седьмой и восьмой блоки вычитания в оба канала, причем в каждом канале выходы аналогово-цифрового преобразователя соединены с первыми входами седьмых блоков вычитания, на вторые входы седьмых блоков вычитания введен цифровой код допплеровского приращения фазы от скорости движения корабля ₂, выходы седьмых блоков вычитания соединены с первыми входами первых блоков вычитания и первых сумматоров соответственно, в каждом канале выходы первого блока памяти - цифровой линии задержки соединены с первыми входами восьмого блока вычитания, на вторые входы восьмого блока вычитания введен цифровой код допплеровского приращения фазы от скорости движения корабля ₁, выходы восьмого блока вычитания соединены со вторыми входами первого блока вычитания и первого сумматора, с первьми входами второго блока вычитания и второго сумматора соответственно.

Отличительными признаками предложенного устройства является то, что в устройство для обработки сигнала введены седьмой и восьмой блоки вычитания в оба канала, причем в каждом канале выходы аналогово-цифрового преобразователя соединены с первыми входами седьмых блоков вычитания, на вторые входы седьмых блоков вычитания введен цифровой код допплеровского приращения фазы от скорости движения корабля ₂, выходы седьмых блоков вычитания соединены с первыми входами первых блоков вычитания и первых сумматоров соответственно, в каждом канале выходы первого блока памяти - цифровой линии задержки соединены с первыми входами восьмого блока вычитания, на вторые входы восьмого блока вычитания введен цифровой код допплеровского приращения фазы от скорости движения корабля ₁, выходы восьмого блока вычитания соединены со вторыми входами первого блока вычитания и первого сумматора, с первыми входами второго блока вычитания и второго сумматора соответственно.

Сущность работы предлагаемого устройства основана на изменении частоты и фазы сигнала, отраженного от движущейся цели, относительно частоты и фазы отраженного от пассивной помехи при двукратной СДЦ с вобуляцией периода повторения. Учитывается при этом ширина спектра пассивной помехи и расширение спектра за счет вращения антенны. При вобуляции периода повторения учитывается направление векторов разности фаз сигнала, отраженного от цели, и фаз сигнала, отраженного от пассивной помехи. Причем направление вектора разности фаз сигнала, отраженного от цели, полученного в зоне «слепых» скоростей, противоположно направлению вектора разности фаз сигнала, отраженного от пассивной помехи. При этом повышается эффективность СДЦ за счет того что квадратурные составляющие доплеровского приращения частоты от скорости движения корабля исключаются из квадратурной обработки сигнала. То есть, независимо от скорости движения корабля при последующей обработке сигнал, отраженный от неподвижной пассивной помехи, не имеет доплеровского приращения частоты, а сигнал, отраженный от движущейся цели, имеет доплеровское приращение частоты, соответствующее скорости цели. Таким образом увеличивается вероятность обнаружения цели на фоне пассивной помехи за счет компенсации скорости движения корабля, повышает эффективность селекции движущейся цели.

Сущность изобретения поясняется графическими материалами.

На фиг.1 представлена блочная схема устройства для обработки сигнала.

Предложенное устройство предназначено для использования в радиолокационных станциях корабля. Устройство обработки сигнала обеспечивает обнаружение цели при двукратной СДЦ с вобуляцией периода повторения и содержит: входы когерентного гетеродина S, фазовые детекторы 1, 2, аналогово-цифровые преобразователи 3, 4, блоки памяти - цифровые линии задержки на период Т ₂ - 5, 7 и блоки памяти - цифровые линии задержки на период T₁ - 6, 8, вычислители модуля 9,19,20, умножители 10, 23, 32, блоки вычитания 11, 12, 13, 14, 25, 33, 35, 36, 37, 38, сумматоры 15, 16, 17, 18, 22, 26, дешифратор 21, схемы сравнения 24, 28, 29, 30, логический элемент «2И-НЕ» 27, логический элемент «И» 31 с выходом Y, интегратор 34.

Предлагаемое устройство для обработки сигнала, содержит два канала. Каналы состоят из последовательно соединенных фазового детектора 1, 2, аналого-цифрового преобразователя 3, 4, первого и второго блоков памяти -цифровых линий задержки 5, 6, 7, 8, причем первые входы фазовых детекторов 1, 2 каналов объединены и являются входом устройства X, а на вторые входы фазовых детекторов 1, 2 поданы опорные сигналы S. Устройство также содержит первые 12, 14, вторые 11, 13, седьмые 37, 38, восьмые 35, 36 блоки вычитания в каждом канале соответственно, а также первые 16, 18 и вторые 15, 17 сумматоры в каждом канале соответственно. В устройство включены пятый и шестой блок вычитания 25, 33, первый, второй и третий блок вычислителя модуля 20, 19, 9, пятый и шестой сумматоры 22, 26, дешифратор 21, первый, второй и третий умножители 10, 23, 32, первая, вторая, третья и четвертая схема сравнения 24, 28, 29, 30, логический элемент «2И-НЕ» 27, логический элемент «И» 31, интегратор 34. Причем в каждом канале аналого-цифровой преобразователь 3, 4 соединен с входами первого блока памяти - цифровой линии задержки 6, 8 соответственно и с первыми входами седьмого блока вычитания 37, 38 соответственно. На вторые входы блока вычитания 37, 38 поданы цифровые коды допплеровского приращения фазы от скорости движения корабля ₂. В каждом канале выходы седьмого блока вычитания 37, 38 соединены с первыми входами первого сумматора 16, 18 и с первыми входами первого блока вычитания 12, 14 соответственно выходы первого блока памяти - цифровой линии задержки 6, 8 соединены с входами второго блока памяти - цифровой линии задержки 5, 7 и с первыми входами восьмого блока вычитания 35, 36, на вторые входы блока вычитания 35, 36 поданы цифровые коды допплеровского приращения фазы от скорости движения корабля ₁. В каждом канале выходы восьмого блока вычитания 35, 36 соединены со вторыми входами первого сумматора 16, 18, со вторыми входами первого блока вычитания 12, 14, с первыми входами второго сумматора 15, 17, с первыми входами второго блока вычитания 11, 13. Выходы второго блока памяти - цифровой линии задержки 5, 7 соединены со вторыми входами второго блока вычитания 11, 13 и второго сумматора 15, 17 соответственно. Выходы первых блоков вычитания 12, 14 первого и второго каналов соединены с первым и вторым входами первого блока вычислителя модуля 20 соответственно. Выходы вторых блоков вычитания 11, 13 первого и второго каналов соединены с первым и вторым входами второго блока вычислителя модуля 19 соответственно. Выходы знакового разряда первых 12, 14 и вторых 11, 13 блоков вычитания первого и второго каналов и первых 16, 18 и вторых 15, 17 сумматоров первого и второго каналов соединены со входом дешифратора 21.

Выходы вторых блоков памяти - цифровых линий задержки 5, 7 первого и второго каналов соединены с первым и вторым входами третьего блока вычислителя модуля 9 соответственно. Выход третьего блока вычислителя модуля 9 соединен с первыми входами первого и третьего умножителей 10, 32. Выход интегратора 34 соединен со вторым входом первого умножителя 10, а на второй вход третьего умножителя 32 вводится постоянный коэффициент q. Выход первого умножителя 10 соединен со вторым входом шестого блока вычитания 33, выход шестого блока вычитания 33 соединен со вторым входом второй схемы сравнения 28 и со входом интегратора 34. Выход второго блока вычислителя модуля 19 соединен с первыми входами третьей и четвертой схем сравнения 29, 30 с первым входом шестого блока вычитания 33 и с первым входом пятого сумматора 22. Выход первого блока вычислителя модуля 20 соединен со вторым входом пятого сумматора 22 и с первым входом второго умножителя 23, на второй вход которого введен постоянный коэффициент l, а выход соединен с первым входом пятого блока вычитания 25 и первым входом шестого сумматора 26. Выход третьего умножителя 32 соединен со вторыми входами пятого блока вычитания 25 и шестого сумматора 26, а также с первым входом второй схемы сравнения 28, а выходы пятого блока вычитания 25 и шестого сумматора 26 подключены ко вторым входам третьей и четвертой схем сравнения 29, 30 соответственно. Выход пятого сумматора 22 соединен с первым входом первой схемы сравнения 24, на второй вход которой подан с выхода третьего умножителя 32 сигнал, умноженный на два за счет смещения разрядной сетки (связь на чертеже не показана), а выход подключен к первому входу логического элемента «2И-НЕ» 27. Выход дешифратора 21 соединен со вторым входом логического элемента «2И-НЕ» 27, выходы второй, третьей и четвертой схем сравнения 28, 29, 30 соединены со вторым, третьим и четвертым входами логического элемента «И» 31 и выход логического элемента «2И-НЕ» 27 соединен с первым входом логического элемента «И» 31, выход логического элемента «И» 31 является выходом устройства Y.

Устройство работает следующим образом. На первые входы фазовых детекторов 1, 2 поступает информационный эхо-сигнал на частоте когерентного гетеродина, на вторые входы S фазовых детекторов 1, 2 подается опорное напряжение когерентного гетеродина со сдвигом на 90°. При этом информационный эхо-сигнал разбивается на квадратуры. С выходов фазовых детекторов 1, 2 видеосигналы поступают на аналого-цифровые преобразователи 3, 4, где дескретизируются по времени и преобразуются в цифровую форму. Затем цифровые сигналы поступают на первые блоки памяти - цифровые линии задержки (запоминающие устройства) 6, 8. Сначала записывается первый сигнал и задерживается на период Т₁ В момент записи второго сигнала происходит считывание первого сигнала, который затем поступает во вторые блоки памяти - цифровые линии задержки (запоминающее устройство) 5, 7 и задерживается на период Т₂.

Адреса блоков памяти - цифровых линий задержек вырабатываются от тактовой частоты в самих блоках памяти - цифровых линиях задержки и обеспечивают последовательную запись сигналов всех элементов дальности каждого периода повторения. В момент прихода третьего сигнала считывается первый сигнал, задержанный на (T₁+Т₂), и второй сигнал, задержанный на Т₁ При этом на блоках вычитания 37, 38 из третьего сигнала вычитается допплеровское приращение фазы за счет скорости движения корабля

,

где Vk - радиальная скорость корабля

- длина волны излучаемого сигнала,

На блоках вычитания 35, 36 из второго сигнала вычитается допплеровское приращение фазы за счет скорости движения корабля

в каждом канале соответственно.

Затем все три сигнала одновременно поступают в суммарно-разностную схему обработки. Тройки квадратурных составляющих сигналов с амплитудами U_b, U₂, U₃ поступают на блоки вычитания 11, 12, 13, 14 и сумматоры 15, 16, 17, 18, где вычисляются разности и суммы проекций векторов: (а₁ -а₂) 11, (а₂-а₃) 12, (a ₁+a₂) 15, (а₂+а₃) 16, (b_r-b₂) 13, (b₂-b₃ ) 14, (b₁+b₂) 17, (b₂+b ₃) 18.

Составляющие первого импульса с двух квадратур, задержанные на время Т₁+Т₂, поступают на вычислитель модуля 9, где вычисляется амплитуда первого импульса по формуле:

где a₁, b₁ - проекции вектора U₁, соответствующие квадратурам. Амплитуды импульсов U₁, U₂, U₃ равны, поэтому для нормирования выбран модуль амплитуды первого импульса U₁, который проходит приемный тракт в то время, когда нет неоднозначных сигналов. Обозначим .

При этом признаком пассивной помехи является выражение

причем К поступает с интегратора 34. Модуль М умножается на коэффициент К в умножителе 10. Интегратор 34 за определенное время накапливает К, определяемый минимальным значением остатка выходного напряжения на блоке вычитания 33. Время адаптации к пассивной помехе не превышает максимального времени, определяемого динамическим диапазоном устройства и устанавливается с учетом длительности зондирующего сигнала. Обычно пассивные помехи, например берег или облака, имеют большую отражающую поверхность, чем цель. И за время облучения пассивной помехи интегратор набирает определенный весовой коэффициент, который практически не изменяется за малое время воздействия сигнала от движущейся цели, т.е. происходит селекция помехи и цели.

В зависимости от ширины спектра пассивной помехи соответственно модулю разности сигналов весовой коэффициент автоматически перестраивается под необходимую зону режекции, определяемую из отношения

где - разность фаз между для данной ширины спектра пассивной помехи с учетом вращения антенны.

Для дисперсии допплеровского спектра _cmax=100 Гц и периода повторения Т_п =1,4 мс сдвиг фазы составляет =50°. Для _min=20 Гц, соответственно =10°. Исходя из этого К может плавно изменяться от K_max=1 (при =60°) до K_min=З×2^-4 (при =10°).

Выражение пассивной помехи (2) анализируется на обычной схеме сравнения 28, после чего сигнал о наличии пассивной помехи поступает на логический элемент «И» 31.

Модуль разности двух сигналов вычисляется на вычислителе модуля 19, на выходы которого поступают с блоков вычитания 11, 13 двух квадратур значения(а ₁-a₂), (b₁-b₂). Модуль разности вычисляется на вычислителе модуля 20, на выходы которого поступают с блоков вычитания 12, 14 двух квадратур значения (a ₂-а₃), (b₂-b₃). На сумматоре 22 производится суммирование модулей разности: . На умножителе 32 происходит умножение q×M. На схеме сравнения 24 происходит сравнение:

где коэффициент q определяет модуль максимальной разности фаз за счет шумового отклонения векторов при заданном соотношении «сигнал/шум». Например, при соотношении «сигнал/шум»:

при значение .

Если модули разности фаз сигналов (U ₁-U₂), (U₂-U₃) не превышают заданного шумового разброса векторов, указанные разности фаз могут принимать любой знак. При этом со схем сравнения 24 через логический элемент «2И-НЕ» 27 выдается сигнал отсутствия цели на логический элемент «И» 31, к которому через логический элемент «2И-НЕ» 27 подключается и знаковый дешифратор 21. Знаковый дешифратор 21, который анализирует направление и очередность векторов U₁, U₂, U₃ за счет знаков суммы и разности проекций, поступающих на дешифратор 21 с сумматоров 15, 16, 17 и 18 и блоков вычитания 11, 12, 13 и 14. Дешифратор 21 может быть построен на постоянном запоминающем устройстве (ПЗУ), состоящем из микросхем 556РТ5, прошитых согласно данным таблицы.

a1-a2	b1-b2	a1 -a2	b1+b2	a2-а3	b2-b3	а2 -а3	b2+b3
X1	X2	Х3	X4	X5	X6	X7	X8	Y
-		+	-	+	+	+	-	1
-	-	+	-	+	-	-	-	1
-	+	-	-	+	-	-	-	1
-	+	-	-	-	-	-	+	1
+	+	-	+	-	-	-	+	1
+	+	-	+	-	+	+	+	1
+	-	+	+	-	+	+	+	1
+	-	+	+	+	+	+	-	1
+	+	+	-	-	-	+	-	1
+	+	+	-	+	-	+	+	1
-	+	+	+	+	-	+	+	1
-	+	+	+	+	+	-	+	1
-	-	-	+	+	+	-	+	1
-	-	-	+	-	+	-	-	1
+	-	-	-	-	+	-	-	1
-	-	-	-	-	-	+	-	1

Согласно данной таблице учитывается положение векторов в зонах «слепых» скоростей амплитудно-частотной характеристики (АЧХ) двукратной СДЦ. При несовпадении вырабатывается признак пассивной помехи.

В умножителе 23 модуль разности амплитуд умножается на коэффициент l, равный l=Т₁/Т ₂ и учитывающий вобуляцию периода повторения зондирующих импульсов. Коэффициент l можно менять при изменении вобуляции периода повторения зондирующих импульсов или автоматически менять согласно программе работы станции. В сумматоре 26 вычисляется сумма: , а в блоке вычитания 25 - разность: .

Затем в схемах сравнения 30 и 29 происходит сравнение:

При этом учитывается отклонение векторов за счет шумового отклонения векторов в области нуля скоростной характеристики и выдается признак пассивной помехи на логический элемент «И» 31. При совпадении всех перечисленных выше четырех признаков пассивной помехи на входах логического элемента «И» 31 на его выходе формируется сигнал, поступающий на выход Y и указывающий на наличие пассивной помехи, в которой отсутствует цель. Таким образом, можно избежать выноса на экран информации о пассивных помехах и улучшить наблюдаемость полезных сигналов, в том числе и на фоне пассивной помехи.

Возможность изменения параметра l при изменении вобуляции периода повторения в процессе работы станции позволяет увеличить вероятность обнаружения цели на фоне пассивной помехи.

Возможность адаптироваться под ширину спектра пассивной помехи, т.е. накапливать коэффициент К в процессе работы станции, позволяет находить оптимальную наблюдаемость на экране индикатора с учетом реальной ширины спектра пассивной помехи и с учетом различных метеорологических условий. В связи с тем, что в вычислениях участвует модуль первого импульса , появляется возможность освободиться от неоднозначных сигналов.

В зоне первой «слепой» скорости векторы U₁, U₂, U₃ занимают такое положение, при котором модули разности фаз , минимальны, и обнаружитель может принять скоростную цель за пассивную помеху. Но при таком положении векторов эхо-сигналов от скоростной цели имеется отличие от расположения векторов эхо-сигналов от пассивной помехи, т.е. имеется отличие по совокупности знаков суммы и разности векторов. Таким образом, сущность работы предлагаемого устройства основана на изменении частоты и фазы сигнала, отраженного от цели, относительно частоты и фазы сигнала от пассивной помехи. При этом учитывается ширина спектра пассивной помехи и расширение спектра за счет вращения антенны. При вобуляции периода повторения учитывается направление векторов разности фаз сигнала, отраженного от цели, и фаз сигнала, отраженного от пассивной помехи, причем направление вектора разности фаз сигнала, отраженного от цели, полученного в зоне «слепых» скоростей, противоположно направлению вектора разности фаз сигнала, отраженного от пассивной помехи. Квадратурные составляющие допплеровского приращения частоты от скорости движения платформы исключаются из квадратурной обработки сигнала, отраженного от цели. Т.е. при последующей обработке сигнал, отраженный от неподвижной пассивной помехи, не имеет допплеровского приращения частоты, а сигнал, отраженный от движущейся цели, имеет допплеровское приращение частоты, пропорциональное скорости цели, что повышает эффективность СДЦ.

Таким образом, в предложенной структурной электрической схеме устройства предварительно компенсируется скорость движения корабля, поэтому повышается точность последующих вычислений, за счет этого повышается вероятность обнаружения цели на фоне пассивной помехи, при этом появляется возможность увеличивать вероятность обнаружения цели на фоне пассивной помехи в процессе обнаружения за счет компенсации скорости движения корабля, возникает реальная возможность повысить эффективность селекции движущейся цели.