сдвиговый регистр, схема управления дисплеем, панель отображения и устройство отображения

Формула изобретения

1. Сдвиговый регистр для использования в схеме управления дисплеем, характеризующийся тем, что выполнен с возможностью выполнения одновременного выбора множества сигнальных линий в заданные моменты времени, при этом:

каскад упомянутого сдвигового регистра включает в себя RS-триггер и схему генерирования сигнала, выполненную с возможностью приема сигнала одновременного выбора, причем схема генерирования сигнала выполнена с возможностью генерировать выходной сигнал каскада путем использования выхода триггера;

при этом сдвиговый регистр выполнен с возможностью активации выходного сигнала каскада сигналом одновременного выбора и последующего сохранения активным выходного сигнала каскада во время одновременного выбора;

выполнен с возможностью установки триггера и поддержания активным выхода триггера в течение промежутка времени, когда сигнал установки является активным, а сигнал сброса является неактивным; и

выполнен с возможностью поддержания неактивным выхода триггера в течение промежутка времени, когда и сигнал установки, и сигнал сброса являются активными.

2. Сдвиговый регистр по п.1, в котором:

схема генерирования сигнала включает в себя схему затвора, выполненную с возможностью выборочного вывода одного из вводимых сигналов в ответ на сигнал переключения, подаваемый в схему затвора.

3. Сдвиговый регистр по п.2, в котором:

сигналом переключения, подаваемым в схему затвора, является выход триггера.

4. Сдвиговый регистр по п.2, в котором:

схема генерирования сигнала дополнительно включает в себя логическую схему;

при этом сдвиговый регистр выполнен с возможностью подачи выхода триггера в логическую схему, подачи выхода логической схемы в схему затвора в качестве сигнала переключения и возврата выходного сигнала каскада в логическую схему и на вывод сброса триггера.

5. Сдвиговый регистр по п.3 или 4, в котором:

выход схемы затвора служит в качестве выходного сигнала каскада.

6. Сдвиговый регистр по п.3 или 4, в котором:

схема генерирования сигнала включает в себя выходную схему, выполненную с возможностью вывода выходного сигнала каскада в соответствии с выходом схемы затвора и сигналом одновременного выбора.

7. Сдвиговый регистр по п.5, в котором:

схема затвора выполнена с возможностью избирательного вывода сигнала одновременного выбора или сигнала тактовой частоты.

8. Сдвиговый регистр по п.6, в котором:

схема затвора выполнена с возможностью избирательного вывода сигнала тактовой частоты или сигнала, имеющего постоянный потенциал, который равен электрическому потенциалу источника питания.

9. Сдвиговый регистр по п.4, в котором:

логическая схема включает в себя схему И-НЕ или схему ИЛИ-НЕ.

10. Сдвиговый регистр по п.9, в котором:

схема И-НЕ составлена из множества транзисторов с p-каналом и множества транзисторов с n-каналом, при этом

в схеме И-НЕ эффективность работы каждого из множества транзисторов с p-каналом выше, чем эффективность работы каждого из множества транзисторов с n-каналом.

11. Сдвиговый регистр по п.9, в котором:

схема ИЛИ-НЕ составлена из множества транзисторов с p-каналом и множества транзисторов с n-каналом, при этом

в схеме И-НЕ эффективность работы каждого из множества транзисторов с n-каналом выше, чем эффективность работы каждого из множества транзисторов с p-каналом.

12. Сдвиговый регистр по п.1, в котором:

и сигнал установки, и сигнал сброса являются активными до окончания одновременного выбора; и

после окончания одновременного выбора сигнал установки становится неактивным прежде, чем станет неактивным сигнал сброса.

13. Сдвиговый регистр по п.1, в котором:

триггер имеет вывод установки и вывод сброса в качестве входных выводов, но не имеет других выводов, служащих в качестве его входных выводов.

14. Сдвиговый регистр по п.1, в котором

триггер включает в себя:

первую схему КМОП, имеющую первый транзистор с p-каналом и второй транзистор с n-каналом, причем вывод затвора первого транзистора с p-каналом соединен с выводом затвора второго транзистора с n-каналом, а вывод стока первого транзистора с p-каналом соединен с выводом стока второго транзистора с n-каналом,

вторую схему КМОП, имеющую третий транзистор с p-каналом и четвертый транзистор с n-каналом, причем вывод затвора третьего транзистора с p-каналом соединен с выводом затвора четвертого транзистора с n-каналом, а вывод стока третьего транзистора с p-каналом соединен с выводом стока четвертого транзистора с n-каналом,

транзистор установки,

вывод установки и вывод сброса, и

первый выходной вывод и второй выходной вывод,

при этом сторона затвора первой схемы КМОП, сторона стока второй схемы КМОП и первый выходной вывод соединены друг с другом, и сторона затвора второй схемы КМОП, сторона стока первой схемы КМОП и второй выходной вывод соединены друг с другом; и

транзистор установки имеет вывод затвора, соединенный с выводом установки, вывод истока, соединенный с выводом сброса, и вывод стока, соединенный с первым выходным выводом.

15. Сдвиговый регистр по п.14, в котором:

транзистор установки представляет собой транзистор с p-каналом, при этом

сигнал установки имеет первый электрический потенциал, когда сигнал установки неактивен, или второй электрический потенциал, когда сигнал установки является активным, причем второй электрический потенциал ниже, чем первый электрический потенциал.

16. Сдвиговый регистр по п.14, дополнительно содержащий:

транзистор сброса, имеющий вывод затвора, соединенный с выводом сброса, вывод истока, соединенный с первой линией источника питания, и вывод стока, соединенный со вторым выходным выводом.

17. Сдвиговый регистр по п.14, дополнительно содержащий:

транзистор высвобождения, имеющий вывод затвора, соединенный с выводом сброса, вывод истока, соединенный со второй линией источника питания, и вывод стока, соединенный с выводом истока второго транзистора; и/или

транзистор высвобождения, имеющий вывод затвора, соединенный с выводом установки, вывод истока, соединенный со второй линией источника питания, и вывод стока, соединенный с выводом истока четвертого транзистора.

18. Схема управления дисплеем, содержащая сдвиговый регистр по любому из пп.1-17.

19. Схема управления дисплеем, содержащая сдвиговый регистр по п.7 или 8,

при этом сигнал тактовой частоты является активным во время одновременного выбора.

20. Панель отображения, содержащая:

схему управления дисплеем по п.18 или 19; и

схему пикселя,

при этом схема управления дисплеем и схема пикселей сформированы как единое целое.

21. Устройство отображения, содержащее сдвиговый регистр по любому из пп.1-17.

22. Схема управления дисплеем, содержащая сдвиговый регистр по любому из пп.1-17, причем указанная схема управления дисплеем используется в устройстве отображения, имеющем электрод пикселя, соединенный с линией сигнала данных и линией сигнала развертки через элемент переключения,

при этом устройство отображения выполнено с возможностью подачи в линию конденсатора удержания сигнала модуляции в соответствии с полярностью потенциала сигнала, записанного в электрод пикселя, а электрод пикселя и линия конденсатора удержания образуют между собой конденсатор.

23. Схема управления дисплеем по п.22, в которой:

для каскада предусмотрена схема удержания, выполненная с возможностью приема целевого сигнала удержания, при этом схема удержания выполнена с возможностью приема целевого сигнала удержания, когда сигнал управления, генерируемый в каскаде, становится активным, и последующего удержания целевого сигнала удержания, при этом

схема управления дисплеем выполнена с возможностью подачи выходного сигнала каскада в линию сигнала развертки, соединенную с пикселем, соответствующим каскаду, и подачи выхода схемы удержания, предусмотренной для указанного каскада, в качестве сигнала модуляции в предшествующую линию конденсатора удержания, образующую конденсатор с электродом пикселя для пикселя, соответствующего каскаду, после которого следует указанный каскад.

24. Схема управления дисплеем по п.22, в которой:

для каскада предусмотрена схема удержания, выполненная с возможностью приема целевого сигнала,

при этом схема удержания выполнена с возможностью приема целевого сигнала удержания, когда сигнал управления, генерируемый в каскаде, становится активным, и последующего удержания целевого сигнала удержания, при этом

схема управления дисплеем выполнена с возможностью подачи выхода схемы удержания в качестве сигнала модуляции в линию конденсатора удержания; и

активации сигнала управления, генерируемого в каскаде, до ближайшего периода вертикальной развертки отображаемого видеоизображения.

25. Схема управления дисплеем по п.22, характеризующаяся тем, что выполнена с возможностью инвертирования полярности электрического потенциала сигнала, подаваемого в линию сигнала данных через каждые несколько периодов горизонтальной развертки.

26. Схема управления дисплеем по п.25, в которой:

для каскада предусмотрена схема удержания, выполненная с возможностью приема целевого сигнала удержания; при этом

логическая схема выполнена с возможностью приема выходного сигнала каскада и выходного сигнала следующего каскада, следующего после указанного каскада, а схема удержания, предусмотренная для каскада, выполнена с возможностью приема целевого сигнала удержания, когда выход логической схемы становится активным, и последующего удержания целевого сигнала удержания, причем

схема управления дисплеем выполнена с возможностью подачи выходного сигнала каскада в линию сигнала развертки, соединенную с пикселем, соответствующим каскаду, и подачи выхода схемы удержания в качестве сигнала модуляции в линию конденсатора удержания, образующую конденсатор с электродом пикселя, относящимся к пикселю, соответствующему каскаду, причем

фаза целевого сигнала удержания, подаваемого в одни схемы удержания, отличается от фазы целевого сигнала удержания, подаваемого в другие схемы удержания.

27. Схема управления дисплеем по п.25, в которой:

для каскада предусмотрена схема удержания, выполненная с возможностью приема целевого сигнала удержания, причем схема удержания выполнена с возможностью приема целевого сигнала удержания, когда сигнал управления, генерируемый в каскаде, становится активным, и последующего удержания целевого сигнала удержания, при этом

схема управления дисплеем выполнена с возможностью подачи выходного сигнала каскада в линию сигнала развертки, соединенную с пикселем, соответствующим каскаду, и подачи выхода схемы удержания, предусмотренной для каскада, в качестве сигнала модуляции в предыдущую линию конденсатора удержания, образующую конденсатор с электродом пикселя для пикселя, соответствующего предыдущему каскаду, после которого следует указанный каскад, причем

фаза целевого сигнала удержания, подаваемого в одни схемы удержания, отличается от фазы целевого сигнала удержания, подаваемого в другие схемы удержания.

28. Схема управления дисплеем по п.26 или 27, характеризующаяся тем, что выполнена с возможностью работы

в первом режиме, при котором полярность электрического потенциала сигнала, подаваемого в линию сигнала данных, инвертируется каждый n периодов горизонтальной развертки, где n - натуральное число; и

во втором режиме, при котором полярность электрического потенциала сигнала, подаваемого в линию сигнала данных, инвертируется каждый m периодов горизонтальной развертки, где m - натуральное число, отличное от n,

при этом упомянутая схема управления дисплеем выполнена с возможностью переключения между первым режимом и вторым режимом.

29. Схема управления дисплеем по п.28, в которой:

целевой сигнал удержания, подаваемый в первую группу схем удержания, имеет первую фазу, а

другой целевой сигнал удержания, подаваемый во вторую группу схем удержания, имеет вторую фазу,

причем первая фаза и вторая фаза установлены в соответствии с тем, находится ли схема управления дисплеем в первом режиме или во втором режиме.

Описание изобретения к патенту

Область техники, к которой относится изобретение

Настоящее изобретение относится к сдвиговому регистру и различным видам схем управления дисплеем.

Уровень техники

В Патентной литературе 1 (см. фиг.34) раскрыта конфигурация, в которой выход каждого каскада сдвигового регистра, включенный в схему управления затвором, подают в схему И-НЕ, и сигнал DCG также подают в схему И-НЕ. Кроме того, выход схемы И-НЕ подают в соответствующую линию сигнала развертки. При такой конфигурации, делая сигнал DCG активным, когда источник питания устройства жидкокристаллического дисплея включают или выключают, можно одновременно выбирать все линии сигнала развертки так, что Vcom (электрический потенциал общего электрода) будет записан во все пиксели.

В Патентной литературе 2 (см. фиг.35) раскрыта схема управления затвором, которая включает в себя сдвиговый регистр, имеющий множество каскадов. Каждый из множества каскадов имеет (i) RS-триггер и (ii) схему затвора, включающую в себя аналоговый переключатель 43 и транзистор 45 с n-каналом. Кроме того, сигнал СК тактовой частоты подают в аналоговый переключатель 43, исток транзистора 44 с n-каналом соединен с VSS, и выход каждого из каскадов подают в соответствующие линии сигнала развертки. В этой конфигурации, когда источник питания устройства жидкокристаллического дисплея включают или выключают, выходные сигналы всех каскадов становятся активными, путем обеспечения активного сигнала установки в первом каскаде сдвигового регистра, в то время как сигнал СК тактовой частоты является постоянно активным. Это позволяет одновременно выбирать все линии сигнала развертки так, что Vcom (электрический потенциал общего электрода) записывается во все пиксели.

Список литературы

Патентная литература

Патентная литература 1

Публикация Tokukai № 2000-347627 заявки на японский патент (Дата публикации: 15 декабря 2000 г.)

Патентная Литература 2

Международная Публикация № WO 2007/108177 (Дата публикации: 27 сентября 2007 г.)

Раскрытие изобретения

Техническая задача

В обычной схеме управления затвором возникает проблема, состоящая в том, что время установки для включения или выключения источника питания является продолжительным, поскольку необходимо инициализировать триггер (то есть сделать выход неактивным) каждого из каскадов сдвигового регистра после того, как все линии сигнала развертки будут одновременно выбраны.

Цель настоящего изобретения состоит в том, чтобы обеспечить сдвиговый регистр и различные виды схем управления, каждая из которых быстро выполняет (i) одновременный выбор множества линий сигнала и (ii) инициализацию сдвигового регистра.

Решение задачи

Сдвиговый регистр в соответствии с настоящим изобретением представляет собой, например, сдвиговый регистр, предназначенный для использования в схеме управления дисплеем, которая выполняет одновременный выбор множества линий сигнала в заданные моменты времени, при этом каскад сдвигового регистра включает в себя (i) RS-триггер и (ii) схему генерирования сигнала, принимающую сигнал одновременного выбора, причем схема генерирования сигнала генерирует выходной сигнал каскада путем использования выхода триггера; выходной сигнал каскада (i) становится активным в результате активации сигналом одновременного выбора и затем (ii) остается активным во время одновременного выбора; и выход триггера является неактивным в течение периода, в котором сигнал установки и сигнал сброса оба являются активными.

В течение периода, в который выполняют одновременный выбор, выходной сигнал каждого из каскадов является активным. Это делает активными как сигнал установки, так и сигнал сброса, которые подают в триггер каждого из каскадов. В одной конфигурации используется триггер, который остается неактивным в течение периода, в течение которого как сигнал установки, так и сигнал сброса одновременно являются активными. Соответственно, триггер каждого из каскадов инициализируется (то есть становится неактивным) во время выполнения одновременного выбора. Это позволяет быстро закончить одновременный выбор и инициализацию сдвигового регистра, поскольку сдвиговый регистр инициализируется при осуществлении одновременного выбора. Кроме того, становится возможным уменьшить размер каждой из различных схем управления, работающих со сдвиговым регистром, поскольку нет необходимости обеспечивать конфигурацию для генерирования и передачи сигнала для инициализации сдвигового регистра.

Полезные результаты изобретения

Как описано выше, настоящее изобретение позволяет быстро выполнить (i) одновременный выбор множества линий сигнала и (ii) инициализировать сдвиговый регистр.

Краткое описание чертежей

На фиг.1 схематично представлен вид, иллюстрирующий конфигурацию устройства жидкокристаллического дисплея варианта 1 осуществления настоящего изобретения.

На фиг.2 представлена принципиальная схема, частично иллюстрирующая сдвиговый регистр устройства жидкокристаллического дисплея, показанного на фиг.1.

На фиг.3 (а) представлена принципиальная схема триггера сдвигового регистра, показанного на фиг.2, и (b) таблица истинности триггера.

На фиг.4 показана временная диаграмма, иллюстрирующая, как управляют устройством жидкокристаллического дисплея, показанным на фиг.1.

На фиг.5 схематично представлен вид, иллюстрирующий другую конфигурацию устройства жидкокристаллического дисплея варианта 1 осуществления настоящего изобретения.

На фиг.6 схематично представлен вид, иллюстрирующий еще одну конфигурацию устройства жидкокристаллического дисплея варианта 1 осуществления настоящего изобретения.

На фиг.7 показана принципиальная схема, иллюстрирующая каждый каскад сдвигового регистра устройства жидкокристаллического дисплея, показанного на фиг.6.

На фиг.8 показана временная диаграмма, иллюстрирующая, как управляют устройством жидкокристаллического дисплея, показанным на фиг.6.

На фиг.9 показана принципиальная схема, иллюстрирующая каждый каскад сдвигового регистра устройства жидкокристаллического дисплея, показанного на фиг.6.

На фиг.10 схематично представлен вид, иллюстрирующий конфигурацию устройства жидкокристаллического дисплея варианта 2 осуществления настоящего изобретения.

На фиг.11 представлена принципиальная схема, частично иллюстрирующая сдвиговый регистр устройства жидкокристаллического дисплея, показанного на фиг.10.

На фиг. 12(а) представлена принципиальная схема триггера сдвигового регистра, показанного на фиг.11, и (b) - таблица истинности триггера.

На фиг.13 показана временная диаграмма, иллюстрирующая, как управляют устройством жидкокристаллического дисплея, показанным на фиг.10.

На фиг.14 схематично представлен вид, иллюстрирующий другую конфигурацию устройства жидкокристаллического дисплея варианта 2 осуществления настоящего изобретения.

На фиг.15 представлена принципиальная схема, частично иллюстрирующая сдвиговый регистр устройства жидкокристаллического дисплея, показанного на фиг.14.

На фиг.16 показана временная диаграмма, иллюстрирующая, как управляют устройством жидкокристаллического дисплея, показанным на фиг.14.

На фиг.17 показана принципиальная схема, иллюстрирующая конкретную конфигурацию схемы И-НЕ, показанной на фиг.15.

На фиг.18(а) показана другая принципиальная схема триггера сдвигового регистра, показанного на фиг.10 или 14, и (b )- таблица истинности триггера.

На фиг.19(а) показана другая принципиальная схема триггера сдвигового регистра, показанного на фиг.10 или 14, и (b) - таблица истинности триггера.

На фиг.20(а) показана другая принципиальная схема триггера сдвигового регистра, показанного на фиг.10 или 14, и (b) - таблица истинности триггера.

На фиг.21 схематично представлен вид, иллюстрирующий еще одну конфигурацию устройства жидкокристаллического дисплея варианта 2 осуществления настоящего изобретения.

На фиг.22 представлена принципиальная схема, частично иллюстрирующая сдвиговый регистр устройства жидкокристаллического дисплея, показанного на фиг.21.

На фиг.23 показана временная диаграмма, иллюстрирующая, как управляют устройством жидкокристаллического дисплея, показанным на фиг.21.

На фиг.24 показана принципиальная схема, иллюстрирующая конкретную конфигурацию схемы NOR, показанной на фиг.22.

На фиг.25 схематично представлен вид, иллюстрирующий конфигурацию устройства жидкокристаллического дисплея варианта 3 осуществления настоящего изобретения,

На фиг.26 показана принципиальная схема, иллюстрирующая каждый каскад сдвигового регистра устройства жидкокристаллического дисплея, показанного на фиг.25.

На фиг.27 показана принципиальная схема, иллюстрирующая схему D-защелки схемы CS управления затвора устройства жидкокристаллического дисплея, показанного на фиг.25.

На фиг.28 показана временная диаграмма, иллюстрирующая, как управляют устройством жидкокристаллического дисплея, показанным на фиг.25.

На фиг.29 показана временная диаграмма, иллюстрирующая, как управляют устройством жидкокристаллического дисплея, показанным на фиг, 25.

На фиг.30 схематично представлен вид, иллюстрирующий конфигурацию устройства жидкокристаллического дисплея варианта 4 осуществления настоящего изобретения.

На фиг.31 показана временная диаграмма, иллюстрирующая, как управляют устройством жидкокристаллического дисплея, показанным на фиг.30.

На фиг.32 показана временная диаграмма, иллюстрирующая, как управляют устройством жидкокристаллического дисплея, показанным на Фиг.30, управляют.

На фиг.33 показана принципиальная схема, иллюстрирующая каждый каскад сдвигового регистра устройства жидкокристаллического дисплея, показанного на фиг.15.

Фиг.34 показана принципиальная схема, иллюстрирующая конфигурацию обычного сдвигового регистра.

На фиг.35 показана принципиальная схема, иллюстрирующая конфигурацию обычного сдвигового регистра.

Осуществление изобретения

Ниже описаны варианты осуществления настоящего изобретения со ссылкой на фиг.1-33.

Следует отметить, что в следующем описании предполагается, что RS-триггер (ниже иногда называется "FF") имеет (i) вывод установки (вывод S или вывод SB), на который подают сигнал установки (сигнал S или сигнал SB), (ii) вывод сброса (вывод R или вывод RB), на который подают сигнал сброса (сигнал R или сигнал RB), (iii) выходной вывод (вывод Q), из которого выводят сигнал Q, и (iv) инвертированный выходной вывод (вывод QB), из которого выводят сигнал QB. Следует отметить, что электрический потенциал стороны высокого потенциала источника питания (VDD) обозначается "Vdd" (ниже также иногда называется как "Высокий"), и электрический потенциал на стороне низкого потенциала источника питания (VSS) обозначается "Vss" (ниже иногда также называется "Низкий"). Сигнал S (сигнал установки), сигнал R (сигнал сброса) и сигнал Q (выходной сигнал) становятся высокими, когда каждый из этих сигналов находится в активном состоянии. Сигнал SB (сигнал шины установки), сигнал RB (сигнал шины сброса) и сигнал QB (инвертированный выходной сигнал) становятся низкими, когда каждый из этих сигналов находится в активном состоянии.

Вариант 1 осуществления

На фиг.1 показана схема цепей, иллюстрирующая конфигурацию устройства 3а жидкокристаллического дисплея в соответствии с настоящим изобретением. Устройство 3а жидкокристаллического дисплея включает в себя блок DAR дисплея, схему GD управления затвором, схему SD управления истоком и схему DCC управления дисплеем. Схема DCC управления дисплеем подает в схему GD управления затвором сигнал AONB (сигнал все включены), импульс GSP запуска затвора, сигнал GOE разрешения работы затвора и сигналы GCK1B и GCK2B тактовой частоты затвора. Кроме того, схема DCC управления дисплеем подает в схему SD управления истоком импульс SSP запуска истока, цифровые данные DAT, сигнал POL полярности и сигнал SCK тактовой частоты истока. Схема GD управления затвором включает в себя сдвиговый регистр SR, имеющий множество каскадов. Ниже i-ый каскад (i=1, n-1, n, n+1, ) сдвигового регистра кратко называется "i-ым каскадом SRi", соответственно.

Выходной сигнал (сигнал OUT) i-ого каскада SRi сдвигового регистра подают в линию Gi сигнала развертки блока DAR дисплея через буфер. Например, выходной сигнал n-ого каскада SRn подают в линию Gn сигнала развертки через буфер. В блоке DAR дисплея линия Gn сигнала развертки соединена с затвором транзистора, который соединен через электрод пикселя с пикселем PIXn. Конденсатор удержания (вспомогательный конденсатор) сформирован электродом пикселя в пикселе PIXn и линии CSn конденсатора удержания.

Кроме того, один (1) аналоговый переключатель asw и один (1) инвертор предусмотрены для каждой линии сигнала данных. Инвертор имеет входной вывод, соединенный с линией сигнала AONB. Один электропроводный вывод аналогового переключателя asw соединен с концом линии сигнала данных, и другой электропроводный вывод аналогового переключателя asw соединен с Vcom (электрический потенциал общего электрода) источника питания. Затвор на стороне n-канала аналогового переключателя asw соединен с выходным выводом инвертора, и затвор на стороне р-канала аналогового переключателя asw соединен с линией сигнала AONB.

На фиг.2 показана принципиальная схема, частично иллюстрирующая конкретную конфигурацию сдвигового регистра SR. Как показано на фиг.2, каждый из каскадов сдвигового регистра включает в себя (i) RS-триггер FF, вывод SB и вывод R, (ii) два аналоговых переключателя ASW1 и ASW2, (iii) схему И-НЕ, (iv) два инвертора, (v) вывод СКВ, (vi) вывод ONB и (vii) вывод OUT. Вывод Q триггера FF соединен с затвором на стороне р-канала аналогового переключателя ASW1, затвором на стороне n-канала аналогового переключателя ASW2 и входным выводом одного из двух инверторов. Выходной вывод одного из этих двух инверторов соединен с затвором на стороне n-канала аналогового переключателя ASW1 и затвором на стороне р-канала аналогового переключателя ASW2. Один электропроводный электрод аналогового переключателя ASW1 соединен с VDD, и один электропроводный электрод аналогового переключателя ASW2 соединен с выводом СКВ. Другой электропроводный электрод аналогового переключателя ASW1, другой электропроводный электрод аналогового переключателя ASW2 и один входной вывод схемы И-НЕ соединены друг с другом. Другой входной вывод схемы И-НЕ соединен с выводом ONB. Выходной вывод схемы И-НЕ соединен с выводом OUT, который используется как выходной вывод первого каскада.

В сдвиговом регистре SR каждый из каскадов имеет (i) вывод OUT, который соединен с выводом SB следующего каскада для каскада через другой из двух инверторов и (ii) вывод R, который соединен с выводом OUT следующего каскада для каскада. Например, вывод OUT п-ого каскада SRn соединен с выводом SB (n+1) каскада SRn+1 через инвертор, и вывод OUT (n+1)-ого каскада SRn+1 соединен с выводом R п-ого каскада SRn. Следует отметить, что первый каскад SR1 сдвигового регистра SR имеет вывод SB, на который подают сигнал GSPB. В схеме GD управления затвором вывод СКВ каскада с нечетным номером соединен с линией GCK (через которую подают сигнал GCK тактовой частоты затвора), которая отличается от линии GCK, с которой соединен вывод СКВ каскада с четными номерами. Например, вывод СКВ n-ого каскада SRn соединен с линией сигнала GCK2B, и вывод СКВ (n+1)-ого каскада SRn+1 соединен с линией сигнала GCK1B.

В качестве триггера FF, показанного на фиг.2, используется триггер FF1, показанный на фиг.3. Как показано на фиг.3, триггер FF1 включает в себя (i) транзистор р84 с р-каналом и транзистор n84 с n-каналом, которые составляют схему КМОП, (ii) транзистор р85 с р-каналом и транзистор n85 с n-каналом, которые составляют схему КМОП, (iii) транзисторы р81, р82, и р83 с р-каналом, (iv) транзисторы n82 и n83 с n-каналом и (v) вывод SB, вывод R, вывод Q и вывод QB. Затвор транзистора р84, затвор транзистора n84, сток транзистора р85, сток транзистора n85 и вывод QB соединены друг с другом. Сток транзистора р84, сток транзистора n84, сток транзистора р81, сток транзистора n82, затвор транзистора р85, затвор транзистора n85 и вывод Q соединены друг с другом. Исток транзистора n84 соединен со стоком транзистора n83. Исток 8 транзистора р84 соединен со стоком транзистора р83. Исток транзистора р81 соединен со стоком транзистора р82. Вывод SB соединен с затвором транзистора р82 и затвором транзистора n83. Вывод R соединен с затвором транзистора n82, затвором транзистора р81 и затвором транзистора р83. Исток транзистора n85 соединен с VSS. Истоки транзисторов р82, р83 и р85 соединены с VDD. Истоки транзисторов n82 и n83 соединены с VSS. Здесь транзисторы р84, n84, р85 и n85 составляют схему LC защелки, транзистор р82 используется как транзистор ST установки, транзистор n82 используется как транзистор RT сброса, каждый из транзисторов р83 и n83 используется как транзистор LRT высвобождения защелки и транзистор р81 используется как транзистор PDT определения приоритета.

В позиции (b) на фиг.3 показана таблица истинности триггера FF1. Сигнал Q триггера FF1 должен иметь следующие состояния (см. позицию (b) на фиг.3): в течение периода, в который сигнал SB является высоким (неактивным) и сигнал R является высоким (активным), сигнал Q является низким (неактивным); в течение периода, в который сигнал SB является высоким (неактивным) и сигнал R является низким (неактивным), сигнал Q находится в состоянии удержания; в течение периода, в который SB является низким (активным) и сигнал R является высоким (активным), сигнал Q является низким (неактивным); и в течение периода, в который сигнал SB является низким (активным) и сигнал R является низким (неактивным), сигнал Q является высоким (активным). В триггере FF1 транзистор п82 включается, когда сигнал SB и сигнал R оба становятся активными, и, соответственно, сигнал Q переключают так, чтобы он имел состояние Vss (Низкое). Это приводит к тому, что сигнал R (сброс) получает приоритет.

На фиг.4 показана временная диаграмма, иллюстрирующая, как осуществляют управление устройством 3а жидкокристаллического дисплея. Следует отметить, что на фиг.4, "AONB" обозначает сигнал AONB (сигнал все включены), "GSPB" обозначает сигнал шины импульса запуска затвора, "GCK1B" обозначает сигнал GCK1B, "GCK2B" обозначает сигнал GCK2B. Кроме того, "SBi", "Ri", "Qi" и "OUTi" (i=n-1, n, n+1) обозначают сигнал SB (то есть электрический потенциал на выводе SB), сигнал R (то есть электрический потенциал на выводе R), сигнал Q (то есть электрический потенциал на выводе Q) и сигнал OUT (то есть электрический потенциал на выводе OUT) в i-ом каскаде SRi, соответственно.

В устройстве 3а жидкокристаллического дисплея следующая операция подготовки дисплея осуществляется перед первым кадром (период вертикальной развертки) отображаемого видеоизображения. В частности, сигнал AONB переводят в состояние активный (Низкий) в течение заданного периода времени. В каждом из каскадов сдвигового регистра SR один из входов в схему И-НЕ становится низким и, соответственно выход схемы И-НЕ становится высоким. Это обеспечивает то, что сигналы OUT всех каскадов становятся активными (Высокими) и соответственно все линии сигнала развертки будут выбраны. В это время, аналоговые переключатели asw, предусмотренные для соответствующих линий сигнала данных, включают и соответственно Vcom прикладывают ко всем линиям сигнала данных. Кроме того, сигнал SB, подаваемый в триггер FF каждого из каскадов, становится активным (Низким), и сигнал R, подаваемый в триггер FF, также становится активным (Высоким) и соответственно сигнал Q триггера FF становится неактивным (Низким). Это связано с тем, что в триггере FF сигнал R (сброс) имеет приоритет в случае, когда сигнал SB и сигнал R одновременно становятся активными. После того, как операция подготовки отображения будет закончена (то есть после того, как сигнал AONB станет неактивным), Vcom записывают во все пиксели PIX в блоке DAR дисплея, и сигналы Q соответствующих триггеров FF сдвигового регистра SR становятся неактивными (Низкими).

Кроме того, в сдвиговом регистре SR устройства 3а жидкокристаллического дисплея выполняется следующая операция в каждый период вертикальной развертки (при котором отображается кадр). В частности, каждый каскад сдвигового регистра SR выполнен следующим образом. Когда сигнал SB, подаваемый в каскад сдвигового регистра SR, становится активным (= Низким), триггер FF каскада устанавливают и соответственно сигнал Q становится высоким (активным). Это приводит к приему сигнала GCKB каскадом через аналоговый переключатель ASW2. Когда сигнал GCKB в каскаде становится активным (= Низким), сигнал OUT каскада становится активным (Высоким), и сигнал SB в следующем каскаде для каскада становится активным. Это приводит к тому, что сигнал OUT триггера FF в следующем каскаде для данного каскада становится активным и соответственно сигнал GCKB принимают в следующем каскаде для каскада. Когда сигнал GCKB в следующем каскаде для каскада становится активным (= Низким), триггер FF каскада сбрасывают и соответственно сигнал Q становится низким (неактивным). Это приводит к тому, что аналоговый переключатель ASW1 каскада включают. В это время сигнал АОВ является высоким, и соответственно, оба входа в схему И-НЕ каскада становятся высокими, и выход схемы И-НЕ становится низким. Это приводит к тому, что сигнал OUT каскада становится низким (неактивным, то есть происходит инициализация триггера FF).

В устройстве 3а жидкокристаллического дисплея, например, становится возможным применять идентичный электрический потенциал (например, Vcom) ко всем пикселям путем одновременного выбора всех линий сигнала развертки перед началом отображения. Это позволяет предотвратить представление неупорядоченного экрана, перед началом отображения или после окончания отображения. Кроме того, сдвиговый регистр инициализируется (триггеры соответствующих каскадов инициализируются), когда выполняют одновременный выбор всех линий сигнала развертки. Это обеспечивает возможность выполнять операцию подготовки перед началом отображения более быстро, по сравнению с обычным устройством жидкокристаллического дисплея, которое отдельно выполняет одновременный выбор всех линий сигнала развертки и инициализацию сдвигового регистра. Кроме того, нет необходимости подготавливать конфигурацию для генерирования и передачи сигнала инициализации для сдвигового регистра и поэтому становится возможным уменьшить размер схемы управления затвором.

На фиг.5 показана принципиальная схема, иллюстрирующая конфигурацию устройства 3b жидкокристаллического дисплея, в котором сдвиговый регистр SR, показанный на фиг.1, предусмотрен на стороне схемы управления истоком. В этой конфигурации импульс SSP запуска истока подают в первый каскад сдвигового регистра SR, и сигнал SCK1B или SCK2B панели тактовой частоты истока подают в вывод СКВ каждого каскада. Кроме того, сигнал OUT, выводимый из i-ого каскада Sri, подают в схему SAC выборки, и данные, отобранные на основе сигнала OUT, подают в линию SLi сигнала данных блока DAR дисплея через DAC. Например, сигнал OUT n-ого каскада SRn подают в схему SAC выборки, и затем данные, отобранные на основе сигнала OUT, подают в линию SLn сигнала данных блока DAR дисплея через DAC. В блоке DAR дисплея линию SLn сигнала данных соединяют с истоком транзистора, соединенным с электродом пикселя в пикселе PIXn.

На фиг.6 показана принципиальная схема, иллюстрирующая конфигурацию устройства 3с жидкокристаллического дисплея, которое выполнено путем модификации устройства 3а жидкокристаллического дисплея. В устройстве 3с жидкокристаллического дисплея выходной сигнал (OUTB-сигнал) i-ого каскада SRi сдвигового регистра подают в линию Gi сигнала развертки блока DAR дисплея через инвертор. Например, сигнал OUTB n-ого каскада SRn подают в линию Gn сигнала развертки через инвертор. В блоке DAR дисплея линия Gn сигнала развертки соединена с затвором транзистора, который подключен к электроду пикселя в пикселе PIXn. Конденсатор удержания (вспомогательный конденсатор) формируется с помощью электрода пикселя в пикселе PIXn и линии CSn конденсатора удержания.

На фиг.7 показана принципиальная схема, иллюстрирующая конфигурацию i-ого каскада SRi сдвигового регистра SR. Как показано на фиг.7, i-ый каскад SRi включает в себя (i) SR-триггер FF, имеющий вывод SB и вывод R, (ii) два аналоговых переключателя ASW3 и ASW4, (iii) логическую схему AND, (iv) инвертор и (v) вывод СКВ, вывод ONB и вывод OUTB. Вывод Q триггера FF соединен с затвором стороны р-канала аналогового прееключателя ASW3, с затвором стороны n-канала аналогового переключателя ASW4 и входным выводом инвертора. Выходной вывод инвертора соединен с затвором стороны n-канала аналогового переключателя ASW3 и затвором стороны р-канала аналогового переключателя ASW4. Один электропроводный электрод аналогового переключателя ASW3 соединен с VDD, и один электропроводный электрод аналогового переключателя ASW4 соединен с выводом СКВ. Другой электропроводный электрод аналогового переключателя ASW3, другой электропроводный электрод аналогового переключателя ASW4 и один входной вывод схемы AND соединены друг с другом. Другой входной вывод схемы AND соединен с выводом ONB. Выходной вывод схемы AND соединен с выводом OUTB, который используется как выходной вывод для этого каскада.

В сдвиговом регистре SR каждый из каскадов имеет (i) вывод OUTB, который соединен с выводом SB следующего каскада, и (ii) вывод R, который соединен с выводом OUTB следующего каскада через инвертор. Например, вывод OUTB n-ого каскада SRn соединен с выводом SB (n+1)-ого каскада SRn+1, и вывод OUTB (n+1)-ого каскада SRn+1 соединен с выводом R n-ого каскада SRn через инвертор. Следует отметить, что первый каскад SR1 сдвигового регистра SR имеет вывод SB, на который подают сигнал GSPB. В схеме GD управления затвором вывод СКВ каскада с нечетным номером соединен с линией GCK (через которую подают сигнал GCK тактовой частоты затвора), который отличается от линии GCK, с которой соединен вывод СКВ каскада с четным номером. Например, вывод СКВ n-ого каскада SRn соединен с линией сигнала GCK2B, и вывод СКВ (n+1)-ого каскада SRn+1 соединен с линией сигнала GCK1B.

На фиг.8 показана временная диаграмма, иллюстрирующая, как осуществляется управление устройством 3c жидкокристаллического дисплея. В устройстве 3c жидкокристаллического дисплея следующую операцию подготовки дисплея выполняют перед первым кадром (период вертикальной развертки) при отображении видеоизображения. В частности, сигнал AONB делают активным (Низким) в течение заданного периода времени, и в каждом из каскадов сдвигового регистра SR один из входов схемы AND становится низким, и соответственно выход схемы AND становится Низким. Это приводит к тому, что сигналы OUTB на всех каскадах становятся активными (Низкими), и соответственно все линии сигнала развертки будут выбраны. В это время аналоговые переключатели asw, предоставляемые для соответствующих линий сигнала данных, включают и соответственно Vcom подают во все линии сигнала данных. Кроме того, сигнал SB, подаваемый в каждый из каскадов, становится активным (Низким), и сигнал R, подаваемый в каждый из каскадов, также становится активным (Высоким), и соответственно сигнал Q триггера FF становится неактивным (Низким). Это связано с тем, что в триггере FF сигнал R (сброса) имеет приоритет и поэтому сигнал Q становится неактивным в случае, когда сигнал SB и сигнал R одновременно становятся активными. После окончания операции подготовки к отображению (то есть после того, как сигнал AONB становится неактивным), Vcom записывают во все пиксели FIX блока DAR дисплея, и сигнал Q, выводимый из триггера FF в каждом из каскадов сдвигового регистра, становится неактивным (Низким).

Кроме того, в сдвиговом регистре SR устройства 3c жидкокристаллического дисплея выполняют следующую операцию в каждый период вертикальной развертки (в котором отображают кадр). В частности, каждый каскад сдвигового регистра SR выполнен следующим образом. Когда сигнал SB, подаваемый в каскад сдвигового регистра SR, становится активным (= Низким), триггер FF каскада устанавливают и, соответственно сигнал Q становится высоким (активным). Это приводит к приему сигнала GCKB каскадом через аналоговый переключатель ASW4. Когда сигнал GCKB в каскаде становится активным (= Низким), сигнал OUTB каскада становится активным (Низким), и сигнал SB следующего каскада для данного каскада становится активным. Это приводит к тому, что в сигнал OUTB триггера FF следующего каскада для данного каскада становится активным и соответственно сигнал GCKB принимают в следующем каскаде для данного каскада. Когда сигнал GCKB в следующем каскаде для данного каскада становится активным (= Низким), триггер FF каскада сбрасывают, и соответственно сигнал Q становится низким (неактивным). Это приводит к тому, что аналоговый переключатель ASW3 включается. В это время сигнал AON является высоким, и соответственно оба входа в схеме AND каскада становятся высокими, и выход схемы AND становится высоким. Это приводит к высокому (неактивному) сигналу OUTB каскада.

Устройство 3c жидкокристаллического дисплея приводит к получению следующего эффекта, в дополнение к эффекту, аналогичному выполняемому устройством 3а жидкокристаллического дисплея. В частности, когда сигнал АОВ возвращается в неактивное состояние (то есть когда сдвиговый регистр возвращается из одновременного выбора всех линий сигнала развертки), сигнал SB и сигнал R, которые подают в триггер FF, оба возвращаются в неактивное состояние. В это время сигнал R возвращается в неактивное состояние после того, как сигнал SB возвращается в неактивное состояние, поскольку инвертор предусмотрен между выводом OUTB и выводом R. Это позволяет предотвратить нежелательную установку триггера FFa в активное состояние (поскольку сигнал SB возвращается в неактивное состояние после возврата сигнала R в неактивное состояние), когда сигнал АОВ возвращается в неактивное состояние.

i-ый каскад SRi сдвигового регистра SR устройства 3c жидкокристаллического дисплея также может быть выполнен, как показано на фиг.9. В конфигурации, показанной на фиг.9, i-ый каскад SRi сдвигового регистра включает в себя (i) триггер FF, имеющий вывод SB и вывод R, (ii) аналоговые переключатели ASW5 и ASW6, и (iii) вывод ONB, вывод СКВ и вывод OUTB. Вывод QB триггера FF соединен со стороной затвора n-канала аналогового переключателя ASW5 и стороной р-канала затвора аналогового переключателя ASW6. Вывод Q триггера FF соединен со стороной затвора р-канала аналогового переключателя ASW5 и стороной затвора n-канала аналогового переключателя ASW6. Вывод OUTB, который используется как выходной вывод для этого каскада, соединен с одним электропроводным электродом аналогового переключателя ASW5 и одним электропроводным электродом аналогового переключателя ASW6. Другой электропроводный электрод аналогового переключателя ASW5 соединен с выводом ONB. Другой электропроводный электрод аналогового переключателя ASW6 соединен с выводом СКВ, в который подают сигнал тактовой частоты.

В случае, когда i-ый каскад SRi сдвигового регистра выполнен так, как показано на фиг.9, в то время как сигнал AONB является активным (Низким) в течение заданного периода времени, сигнал AON выводят из вывода OUTB каждого из каскадов сдвигового регистра SR через аналоговый переключатель ASW5, и сигнал OUTB становится низким (активным). Это приводит к тому, что все линии сигнала развертки становятся выбранными. В это время аналоговые переключатели asw, предусмотренные для соответствующих линий сигнала данных, включают и соответственно Vcom прикладывают ко всем линиям сигнала данных. "Кроме того, сигнал SB, подаваемый в каждый из каскадов, становится активным (Низким), и сигнал R, подаваемый в каскад, также становится активным (Высоким) и соответственно сигнал Q триггера FF становится неактивным (Низким) (поэтому аналоговый переключатель ASW5 остается включенным). После окончания операции подготовки к отображению (то есть после того, как сигнал AONB становится неактивным), Vcom записывают во все пиксели PIX в блоке DAR дисплея, и сигналы Q, которые выводят из соответствующих триггеров FF, подаваемые в соответствующие каскады сдвигового регистра, становятся неактивными (Низкими).

Кроме того, в i-ом каскаде SRi, показанном на фиг.9, когда сигнал SB, подаваемый в каждый из каскадов, становится активным (= Низким) в каждый период вертикальной развертки, триггер FF каскада устанавливают, и, соответственно, сигнал Q становится высоким (активным). Это приводит к приему сигнала GCKB с помощью каскада через аналоговый переключатель ASW6. Когда сигнал GCKB в каскаде становится активным (= Низким), сигнал OUTB в каскаде становится активным (Низким) и сигнал SB в следующем каскаде этого каскада становится активным. Это приводит к тому, что сигнал OUTB триггера FF следующего каскада для данного каскада становится активным, и соответственно сигнал GCKB принимают с помощью следующего каскада для данного каскада. Когда сигнал GCKB в следующем каскаде данного каскада становится активным (= Низким), триггер FF для каскада сбрасывают и соответственно сигнал Q становится низким (неактивным). Это приводит к тому, что аналоговый переключатель ASW5 каскада включается. В это время сигнал AON является высоким и соответственно сигнал OUTB для данного каскада становится высоким (неактивным).

Каждый из каскадов сдвигового регистра, который выполнен, как показано на фиг.9, позволяет уменьшить размер сдвигового регистра, вызывая эффект, аналогичный сдвиговому регистру, показанному на фиг.2.

Вариант осуществления 2

На фиг.10 показана принципиальная схема, иллюстрирующая конфигурацию устройства 3d жидкокристаллического дисплея, в соответствии с настоящим изобретением. Устройство 3d жидкокристаллического дисплея включает в себя блок DAR дисплея, схему GD управления затвором, схему SD управления истоком и схему DCC управления дисплеем. Схема DCC управления дисплеем подает в схему GD управления затвора сигнал AONB (сигнал все включены), импульс GSP запуска затвора, сигнал GOE разрешения работы затвора и сигналы GCK1B и GCK2B тактовой частоты затвора. Кроме того, схема DCC управления дисплеем подает в схему SD управления истоком импульс SSP запуска истока, цифровые данные DAT, сигнал POL полярности и сигнал SCK тактовой частоты истока. Схема GD управления затвором включает в себя сдвиговый регистр SR, имеющий множество каскадов. Ниже i-ый каскад (i=1, n-1, n, n+1, ) сдвигового регистра кратко обозначается как "i-ый каскад SRi" в соответствующих случаях.

Выходной сигнал (OUT-сигнал) i-ого каскада SRi сдвигового регистра подают в линию Gi сигнала развертки блока DAR дисплея через буфер. Например, сигнал OUTB n-ого каскада SRn подают в линию Gn сигнала развертки через буфер. В блоке DAR дисплея линия Gn сигнала развертки соединена с затвором транзистора, который соединен с электродом пикселя в пикселе PDCn. Конденсатор удержания (вспомогательный конденсатор) сформирован с помощью электрода пикселя в пикселе PIXn и линии конденсатора CSn удержания.

Кроме того, один (1) аналоговый переключатель asw и один (1) инвертор предусмотрены для каждой линии сигнала данных. Инвертор имеет входной вывод, соединенный с линией AONB сигнала. Один электропроводный вывод аналогового переключателя asw соединен с концом линии сигнала данных, и другой электропроводный вывод аналогового переключателя asw соединен с Vcom (электрический потенциал общего электрода) источника питания. Затвор на стороне n-канала аналогового ключа asw соединен с выходным выводом инвертора, и затвор на стороне р-канала аналогового переключателя asw соединен с линией сигнала AONB.

На фиг.11 показана принципиальная схема, частично иллюстрирующая конкретную конфигурацию сдвигового регистра SR. Как показано на фиг.11, каждый каскад сдвигового регистра включает в себя (i) триггер FF, имеющий вывод SB и вывод RB, (и) два аналоговых переключателя ASW7 и ASW8 (схема затвора), (iii) схему 1 И-НЕ (логическую схему) и схему 2 И-НЕ (выходная схема), (iv) первый инвертор и второй инвертор, (v) вывод СКВ, (vi) вывод ONB и (vii) вывод OUT. Вывод QB триггера FF соединен с одним входным выводом схемы 1 И-НЕ, и выходной вывод схемы 1 И-НЕ соединен с входным выводом первого инвертора, с затвором на стороне р-канала аналогового переключателя ASW7 и затвором на стороне n-канала аналогового переключателя ASW8. Выходной вывод первого инвертора соединен с затвором на стороне n-канала аналогового переключателя ASW7 и затвором на стороне р-канала аналогового переключателя ASW8. Один электропроводный электрод аналогового переключателя ASW7 соединен с VDD, и один электропроводный электрод аналогового переключателя ASW8 соединен с выводом СКВ. Другой электропроводный электрод аналогового переключателя ASW7, другой электропроводный электрод аналогового переключателя ASW8 и один входной вывод схемы 2 И-НЕ соединены друг с другом. Другой входной вывод схемы 2 И-НЕ соединен с выводом ONB. Выходной вывод схемы 2 И-НЕ, входной вывод второго инвертора и вывод OUTB, который используется как выходной вывод этого каскада, соединены друг с другом. Выходной вывод второго инвертора, вывод RB триггера FF и другой входной вывод схемы 1 И-НЕ соединены друг с другом. Здесь аналоговые переключатели ASW7 и ASW8 (схема затвора), схема 1 И-НЕ (логическая схема) и схема 2 И-НЕ (выходная схема) составляют схему генерирования сигнала, которая генерирует сигнал OUT.

В сдвиговом регистре SR каждый из каскадов имеет выходной вывод OUTB, который соединен с выводом SB следующего каскада. Например, вывод OUTB n-ого каскада SRn соединен с выводом SB (n+1)-ого каскада SRn+1. Следует отметить, что первый каскад SR1 сдвигового регистра SR имеет вывод SB, на который подают сигнал GSPB. В схеме GD управления затвором вывод СКВ каскада с нечетным номером соединен с линией GCK (через которую подают сигнал GCK тактовой частоты затвора), которая отличается от линии GCK, с которой соединен вывод СКВ каскада с четным номером. Например, вывод СКВ n-ого каскада SRn соединен с линией сигнала GCK2B, и вывод СКВ (n+1)-ого каскада SRn+1 соединен с линией сигнала GCK1B. В качестве триггера FF, показанного на фиг.11, используется триггер FF2, показанный на фиг.12. Как показано на фиг.12, триггер FF2 включает в себя (i) транзистор р32 с р-каналом и транзистор n31 с n-каналом, которые составляют схему КМОП, (ii) транзистор р34 с р-каналом и транзистор n32 с п-каналом, которые составляют схему КМОП, (iii) транзисторы р31 и р33 с р-каналом, (iv) вывод SB, вывод RB, Q вывод и вывод QB. Затвор транзистора р32, затвор транзистора n31, сток транзистора р34, сток транзистора n32, сток транзистора р33 и вывод QB соединены друг с другом. Сток транзистора р32, сток транзистора n31, затвор транзистора р34, затвор транзистора n32, сток транзистора р31 и вывод Q соединены друг с другом. Вывод SB соединен с затвором транзистора р31. Вывод RB соединен с истоком транзистора р31 и затвором транзистора р33. Истоки транзисторов р32, р33 и р34 соединены с VDD, и истоки транзисторов n31 и n32 соединены с VSS. Здесь транзисторы р32, n31, р34 и n32 составляют схему LC защелки, транзистор р31 используется как транзистор ST установки, транзистор р33 используется как транзистор RT сброса.

В позиции (b) на фиг.12 показана таблица истинности для триггера FF2. В триггере FF2 сигнал Q должен иметь следующее состояние (см. позицию (b) на фиг.12): в течение периода, в который сигнал SB является низким (активным) и сигнал RB является низким (активным), сигнал Q является низким (неактивным); в течение периода, в который сигнал SB является низким (активным) и сигнал RB является высоким (неактивным), сигнал Q является высоким (активным); в течение периода, в который сигнал SB является высоким (неактивным) и сигнал RB является низким (активным), сигнал Q является низким (неактивным); и в течение периода, в который сигнал SB является высоким (неактивным) и сигнал RB является высоким (неактивным), сигнал Q находится в состоянии удержания.

На фиг.13 показана временная диаграмма, иллюстрирующая, как осуществляется управление устройством 3d жидкокристаллического дисплея. Следует отметить, что на фиг.13 "AONB" обозначает сигнал AONB (сигнал все включены), "GSPB" обозначает сигнал шины импульса запуска затвора, "GCK1B" обозначает сигнал GCK1B, "GCK2B" обозначает сигнал GCK2B. Кроме того, "SBi", "RBi", "QBi", и "OUTBi" (i=n-1, n, n+1) обозначают сигнал SB (то есть электрический потенциал на выводе SB), сигнал RB (то есть электрический потенциал на выводе RB), сигнал QB (то есть электрический потенциал на выводе QB) и сигнал OUTB (то есть электрический потенциал на выводе OUTB) в i-ом каскаде SRi соответственно.

В устройстве 3d жидкокристаллического дисплея следующую операцию подготовки к отображению выполняют перед первым кадром (период вертикальной развертки) отображаемого видеоизображения. В частности, сигнал AONB делают активным (Низким) в течение заданного периода времени. В течение заданного периода времени, в который сигнал AONB является активным, сигналы GCKB являются фиксировано активными (Низкими). В каждом из каскадов сдвигового регистра SR, когда сигнал AONB становится активным (Низким), сигнал AONB подают в схему 2 И-НЕ через аналоговый переключатель ASW7 и соответственно сигнал OUT становится активным (Высоким). Это обеспечивает то, что все линии сигнала развертки будут выбраны. В это время аналоговые переключатели asw, подаваемые в соответствующие линии сигнала данных, включают и соответственно Vcom подают ко всем линиям сигнала данных. Кроме того, сигнал SB и сигнал RB, подаваемый в каждый из каскадов, становятся активными (Низким) и таким образом сигнал QB триггера FF становится неактивным (Высоким). Следует отметить, что после того, как сигнал OUT каждого из каскадов сдвигового регистра становится активным, сигнал обратной связи в схему 1 И-НЕ становится Низким, и поэтому аналоговый переключатель ASW7 выключается, и аналоговый переключатель ASW8 включается (то есть GCK1B или GCK2B принимают в каждом каскаде).

После окончания операции подготовки к отображению (то есть, после того, как сигнал AONB становится неактивным), Vcom записывают во все пиксели PIX блока DAR дисплея, и сигнал QB, выводимый из триггера FF, подаваемый в каждый каскад сдвигового регистра, становится неактивным (Высоким).

Кроме того, в устройстве 3d жидкокристаллического дисплея выполняют следующую операцию в каждый период вертикальной развертки (в течение которого отображают кадр). В частности, каждый каскад сдвигового регистра SR выполнен следующим образом. Когда сигнал SB, подаваемый в каскад сдвигового регистра SR, становится активным (Низким), выход триггера FF каскада устанавливают активным. Это приводит к приему сигнала GCKB с помощью каскада Когда сигнал GCKB в каскаде становится активным (Низким), (i) сигнал OUT каскада становится активным (Высоким), и сигнал SB в следующем каскаде для каскада становится активным, и (ii) триггер FF каскада сбрасывают, и соответственно сигнал QB становится Высоким (неактивным). В это время сигнал OUT каскада является высоким (то есть, вход в схеме 1 И-НЕ является низким и аналоговый переключатель ASW8 становится включенным) и поэтому сигнал GCKB постоянно принимают с помощью этого каскада. Когда сигнал GCKB становится высоким (неактивным), сигнал OUT каскада становится низким и вход в схему 1 И-НЕ становится высоким (то есть ASW7 включается). Впоследствии, Vdd (Высокий) и сигнал AONB (Высокий) подают в схему 2 И-НЕ и сигнал OUT становится низким (неактивным).

В устройстве 3d жидкокристаллического дисплея, например, возможно прикладывать идентичный электрический потенциал (например, Vcom) ко всем пикселям путем одновременного выбора всех линий сигнала развертки перед началом отображения. Это позволяет предотвратить появление беспорядочного экрана перед началом отображения или после окончания отображения. Кроме того, сдвиговый регистр инициализируют (триггеры соответствующих каскадов инициализируют), когда выполняют одновременный выбор всех линий сигнала развертки. Это позволяет выполнить операцию подготовки перед началом отображения более быстро по сравнению с обычным устройством жидкокристаллического дисплея, в котором отдельно выполняют одновременный выбор всех линий сигнала развертки и инициализацию сдвигового регистра. Кроме того, сброс каждого из каскадов выполняется автоматически, и поэтому становится возможным упростить соотношение соединения между каскадами. Кроме того, нет необходимости подготавливать конфигурацию для генерирования и передачи сигнала для инициализации сдвигового регистра и поэтому становится возможным уменьшить размер схемы управления затвором.

Схема GD управления затвором устройства 3d жидкокристаллического дисплея также может быть выполнена так, как показано на фиг.14. В устройстве 3е жидкокристаллического дисплея, показанном на фиг.14, выходной сигнал (сигнал OUTB) i-ого каскада SRi сдвигового регистра подают в линию Gi сигнала развертки блока DAR дисплея через инвертор. Например, сигнал OUTB n-ого каскада SRn подают в линию Gn сигнала развертки через инвертор. В блоке DAR дисплея линия Gn сигнала развертки соединена с затвором транзистора, который соединен с электродом пикселя в пикселе PIXn. Конденсатор удержания (вспомогательный конденсатор) формируется с использованием электрода пикселя в пикселе PIXn и в линии CSn конденсатора удержания.

На фиг.15 показана принципиальная схема, частично иллюстрирующая конкретную конфигурацию сдвигового регистра SR. Как показано на фиг.15, каждый из каскадов сдвигового регистра включает в себя (i) триггер FF, имеющий вывод SB и вывод RB, (ii) два аналоговых переключателя ASW9 и ASW10 (схема затвора), (iii) схему И-НЕ (логическая схема), (iv) инвертор, (v) вывод СКВ, (vi) вывод ONB и (vii) вывод OUTB. Вывод QB FF триггера соединен с одним входным выводом схемы И-НЕ, и выходной вывод схемы И-НЕ соединен со входным выводом инвертора, затвором на стороне р-канала аналогового переключателя ASW9 и затвором на стороне n-канала аналогового переключателя ASW10. Выходной вывод инвертора соединен с затвором на стороне n-канала аналогового переключателя ASW9 и затвором на стороне р-канала аналогового переключателя ASW10. Один электропроводный электрод аналогового переключателя ASW9 соединен с выводом ONB, и один электропроводный электрод аналогового переключателя ASW10 соединен с выводом СКВ. Другой электропроводный электрод аналогового переключателя ASW9, другой электропроводный электрод аналогового переключателя ASW10, вывод OUTB, который используется как выходной вывод в этом каскаде, другой входной вывод схемы И-НЕ и вывод RB триггера FF соединены друг с другом. Здесь аналоговые переключатели ASW9 и ASW10 (схема затвора) и схема И-НЕ (логическая схема) составляют схему генерирования сигнала, которая генерирует сигнал OUTB.

В сдвиговом регистре SR каждый из каскадов имеет вывод OUTB, который соединен с выводом SB следующего каскада. В схеме GD управления затвором вывод СКВ каскада с нечетным номером соединен с линией GCK (через которую подают сигнал GCK тактовой частоты затвора), которая отличается от линии GCK, с которой соединен вывод СКВ каскада с нечетным номером.

На фиг.16 показана временная диаграмма, иллюстрирующая, как выполняют управление устройством 3е жидкокристаллического дисплея. В устройстве 3е жидкокристаллического дисплея выполняют следующую операцию подготовки к отображению перед первым кадром (периодом вертикальной развертки) отображаемого видеоизображения. В частности, сигнал AONB делают активным (Низким) в течение заданного периода времени. В течение этого заданного периода, в который сигнал AONB является активным, сигналы GCKB являются постоянно активными (Низкими). Когда сигнал AONB становится активным (Низким), сигнал OUTB становится активным (Низким), поскольку аналоговый переключатель ASW9 включен и соответственно все линии сигнала развертки выбраны. В это время аналоговые переключатели asw, предусмотренные для соответствующих линий сигнала данных, включены и соответственно Vcom подают во все линии сигнала данных. Кроме того, сигнал SB и сигнал RB, подаваемые в каждый из каскадов, становятся активными (Низкими), и таким образом сигнал QB триггера FF становится неактивным (Высоким). Следует отметить, что, как только сигнал OUTB каждого из каскадов сдвигового регистра становится активным, сигнал обратной связи схемы И-НЕ становится низким, и поэтому аналоговый переключатель ASW9 выключается, и аналоговый переключатель ASW10 включается (то есть GCK1B или GCK2B принимают с помощью каждого из каскадов).

После окончания операции подготовки к отображению (то есть после того, как сигнал AONB станет неактивным), Vcom записывают во все пиксели PIX блока DAR дисплея, и сигнал QB, выводимый из триггера FF, подаваемый в каждый из каскадов сдвигового регистра, становится неактивным (Высоким).

Кроме того, в устройстве 3e жидкокристаллического дисплея, выполняют следующую операцию в каждый период вертикальной развертки (в течение которого отображают кадр). В частности, каждый каскад SR сдвигового регистра выполнен следующим образом. Когда сигнал SB, подаваемый в каскад сдвигового регистра SR, становится активным (=Низким), выход триггера FF этого каскада устанавливают как активный. Это приводит к приему сигналу GCKB в этом каскаде. Когда сигнал GCKB в каскаде становится активным (= Низким), (i) сигнал OUTB каскада становится активным (= Низким), и сигнал SB в следующем каскаде для данного каскада становится активным, и (ii) триггер FF каскада сбрасывают, и соответственно сигнал QB становится высоким (неактивным). В это время сигнал OUTB каскада является низким (то есть выход схемы И-НЕ является высоким) и поэтому каскад постоянно принимает сигнал GCKB. Когда сигнал GCKB становится высоким (неактивным), сигнал OUTB каскада становится высоким, и выход схемы И-НЕ становится низким. После этого сигнал AONB выводят из вывода OUTB и сигнал OUTB становится высоким (неактивным).

В устройстве 3e жидкокристаллического дисплея, например, становится возможным применять идентичный электрический потенциал (например, Vcom) ко всем пикселям, путем одновременного выбора всех линий сигнала развертки до начала отображения. Это позволяет предотвратить появление беспорядочного экрана перед началом отображения или после окончания отображения. Кроме того, сдвиговый регистр инициализируют (триггеры соответствующих каскадов инициализируют), когда выполняют одновременный выбор всех линий сигнала развертки. Это позволяет выполнить операцию подготовки перед началом режима отображения более быстро по сравнению с обычным устройством жидкокристаллического дисплея, в котором по отдельности выполняют одновременный выбор всех линий сигнала развертки и инициализацию сдвигового регистра. Кроме того, сброс каждого из каскадов выполняется автоматически и поэтому становится возможным упростить соотношение соединений между каскадами. Сигнал AONB подают в аналоговый переключатель ASW9 и поэтому становится возможным исключить схему 2 И-НЕ (схему вывода) в отличие от устройства 3d жидкокристаллического дисплея (см. фиг.11). Это позволяет уменьшить размер сдвигового регистра. Кроме того, нет необходимости подготавливать конфигурацию для генерирования и передачи сигнала, для инициализации сдвигового регистра и поэтому становится возможным уменьшить размер схемы управления затвором.

Следует отметить, что в конфигурации, показанной на фиг.11 или 15 (то есть в конфигурации, в которой триггер FF выполнил сброс приоритета так, что каждый из каскадов сдвигового регистра автоматически выполняет сброс), обратная связь сигнала OUTB в вывод RB триггера может обеспечивать обратную связь со схемой И-НЕ. Учитывая это, предпочтительно использовать схему И-НЕ, показанную на фиг.17, вместо схемы 1 (И-НЕ показанной на фиг.11) и схемы И-НЕ (показанной на фиг.15). В частности, исток транзистора р40 с р-каналом соединен с VDD; затвор транзистора р40 используется как входной вывод Х схемы И-НЕ; сток транзистора р40 используется как выходной вывод М схемы И-НЕ; исток транзистора р41 с р-каналом соединен с VDD; затвор транзистора р41 используется как входной вывод Y схемы И-НЕ; сток транзистора р41 соединен с истоком транзистора n40 с n-каналом; затвор транзистора n40 соединен со входным выводом Y; сток транзистора n40 соединен с истоком транзистора п41 с n-каналом; затвор транзистора n41 с n-каналом соединен со входным выводом X; и сток транзистора n41 соединен с VSS. Каждый из транзисторов р40 и р41 с р-каналом установлен так, чтобы он имел рабочие характеристики, более высокие, чем характеристики каждого из транзисторов n40 и n41 с n-каналом. Это приводит к тому, что сигнал OUTB остается активным (= Низким) до тех пор, пока сигнал QB не станет достаточно неактивным (Высоким). Поэтому становится возможным предотвратить подачу обратной связи на вывод RB триггера FF раньше, чем будет подана обратная связь в схему И-НЕ.

Следует отметить, что возможно изменить, как показано на фиг.33, конфигурацию (см. фиг.15) каждого каскада сдвигового регистра, включенного в устройство 3e жидкокристаллического дисплея. В частности, аналоговый переключатель ASW9, показанный на фиг.15, может быть заменен одноканальным (с р-каналом) транзистором TR. Это позволяет дополнительно уменьшить размер сдвигового регистра.

В качестве триггера FF, показанного на фиг.11 или 15, можно использовать триггер FF3, показанный на фиг.18. Как показано на фиг.18, триггер FF3 включает в себя (i) транзистор р6 с р-каналом и транзистор n5 с n-каналом, которые составляют схему КМОП, (ii) транзистор р8 с р-каналом и транзистор n7 с n-каналом, которые составляют схему КМОП, (iii) транзисторы р5 и р7 с р-каналом, (iv) транзисторы n6 и n8 с n-каналом и (v) вывод SB, вывод RB, вывод Q и вывод QB. Затвор транзистора р6, затвор транзистора n5, сток транзистора р7, сток транзистора р8, сток транзистора n7 и вывод QB соединены друг с другом. Сток транзистора р6, сток транзистора n5, сток транзистора р5, затвор транзистора р8, затвор транзистора n7 и вывод Q соединены друг с другом. Исток транзистора n5 соединен со стоком транзистора n6. Исток транзистора n7 соединен со стоком транзистора n8. Вывод SB соединен с затвором транзистора р5 и затвором транзистора n6. Вывод RB соединен с истоком транзистора р5, затвором транзистора р7 и затвором транзистора n8. Истоки транзисторов р6, р7 и р8 соединены с VDD, и истоки транзисторов n6 и n8 соединены с VSS. Здесь транзисторы р6, n5, р8 и n7 составляют схему LC защелки, транзистор р5 используется как транзистор ST установки, транзистор р7 используется как транзистор RT сброса и каждый из транзисторов n6 и n8 используется как транзистор LRT (транзистор высвобождения) высвобождения защелки.

В позиции (b) на фиг.18 показана временная диаграмма, иллюстрирующая, как осуществляется управление триггером FF3, и в позиции (с) на фиг.18 показана таблица истинности триггера FF3. сигнал Q триггера FF3 должен иметь следующие состояния (см. позицию (b) и позицию (с) на фиг.18): в течение периода, в который сигнал SB является низким (активным) и сигнал RB является низким (активным), сигнал Q является низким (неактивным); в течение периода, в который сигнал SB является низким (активным) и сигнал RB является высоким (неактивным), сигнал Q является высоким (активным); в течение периода, в который сигнал SB является высоким (неактивен), и сигнал RB является низким (активным), сигнал Q является низким (неактивным); и в течение периода, в который сигнал SB является высоким (неактивным) и сигнал RB является высоким (неактивным), сигнал Q находится в состоянии удержания.

Например, в течение периода t1 в позиции (b) на фиг.18, Vdd поступает из вывода RB на вывод Q, и таким образом транзистор п7 включается. В соответствии с этим, Vss (Низкий) прикладывают к выводу QB. В течение периода t2, сигнал SB является высоким, и, поэтому, транзистор р5 отключается, и транзистор п6 включается. В соответствии с этим, это состояние поддерживается в течение периода t1. В течение периода t3 сигнал RB является низким и поэтому транзистор р7 включается и соответственно Vdd (Высокий) прикладывается к выводу QB. Кроме того, включается транзистор n5 и соответственно Vss прикладывается к выводу Q. Следует отметить, что, в случае, когда сигнал SB и сигнал RB оба становятся Низкими (активными), транзистор р7 включается и соответственно (i), Vdd (Высокое) прикладывается к выводу QB и (ii) Vss+Vth (пороговое напряжение транзистора р5) прикладывают выводу к Q через транзистор р5.

В качестве триггера FF, показанного на фиг.11 или 15, можно использовать триггер FF4, показанный на фиг.19. Как показано на фиг.19, триггер FF4 включает в себя (i) транзистор р22 р-канала и транзистор n21 n-канала, которые составляют схему КМОП, (ii) транзистор р23 р-канала и транзистор n22 n-канала, которые составляют схему КМОП, (iii) транзистор р21 р-канала и (iv) вывод SB, вывод RB, вывод Q и вывод QB. Затвор транзистора р22, затвор транзистора n21, сток транзистора р23, сток транзистора n22, сток транзистора р21 и вывод Q соединены друг с другом. Сток транзистора р22, сток транзистора n21, затвор транзистора р23, затвор транзистора n22 и вывод QB соединены друг с другом. Вывод SB соединен с затвором транзистора р21. Вывод RB соединен с истоком транзистора р21 и истоком транзистора р23. Истоки транзисторов n21 и n22 соединены с VSS. Здесь транзисторы р22, n21, р23 и n22 составляют схему LC защелки, и транзистор р21 используется как транзистор ST установки.

В (b) позиции на фиг.19 показана временная диаграмма, иллюстрирующая, как выполняется управление триггером FF4, и в позиции (с) на фиг.19 показана таблица истинности триггера FF4. Сигнал Q триггера FF4 должен иметь следующее состояние (см. позицию (b) и позицию (с) на фиг.19): в течение периода, в который сигнал SB является низким (активным) и сигнал RB является низким (активным), сигнал Q является низким (неактивным); в течение периода, в который сигнал SB является низким (активным) и сигнал RB является высоким (неактивным), сигнал Q является высоким (активным); в течение периода, в который сигнал SB является высоким (неактивным) и сигнал RB является низким (активным), сигнал Q является низким (неактивным); и в течение периода, в который сигнал SB является высоким (неактивным) и сигнал RB является высоким (неактивным), сигнал Q находится в состоянии удержания.

Например, в течение периода t1 в позиции (b) на фиг.19, Vdd (Высокое) протекает из вывода RB на вывод Q и таким образом транзистор n21 включается. В соответствии с этим, Vss (Низкое) прикладывают к выводу QB. В течение периода t2 сигнал SB является высоким и поэтому транзистор р21 выключен. В соответствии с этим, поддерживают состояние в течение периода t1. В течение периода t3 сигнал RB является низким и поэтому Vss+Vth (пороговое напряжение транзистора р23) однажды прикладывается к выводу Q через транзистор р23. Это приводит к тому, что транзистор р22 включается и соответственно Vdd (Высокое) прикладывают к выводу QB. Кроме того, транзистор n22 включается, поскольку Vdd прикладывают к выводу QB и соответственно Vss прикладывают к выводу Q. Следует отметить, что в случае, когда сигнал SB и сигнал RB оба становятся низкими (активными), Vss+Vth, однажды прикладывается к выводу Q через транзистор р21. Это приводит к тому, что транзистор р22 включается и соответственно Vdd (Высокое) прикладывается к выводу QB. Кроме того, транзистор n22 включается, поскольку Vdd прикладывают к выводу QB и соответственно Vss прикладывают к выводу Q.

В качестве триггера FF, показанного на фиг.11 или 15, можно использовать триггер FF5, показанный на фиг.20. Как показано на фиг.20, триггер FF5 включает в себя (i) транзистор р44 р-канала и транзистор n43 n-канала, которые составляют схему КМОП, (ii) транзистор р45 р-канала и транзистор n44 n-канала, которые составляют схему КМОП, (in) транзистор р43 р-канала, (iv) транзистор n45 с n-каналом, и (v) вывод SB, вывод RB, вывод Q и вывод QB. Затвор транзистора р44, затвор транзистора n43, сток транзистора р45, сток транзистора n44, сток транзистора р43 и вывод Q соединены друг с другом. Сток транзистора р44, сток транзистора n43, затвор транзистора р45, затвор транзистора n44 и вывод QB соединены друг с другом. Исток транзистора n44 соединен со стоком транзистора n45. Вывод SB соединен с затвором транзистора р43 и затвором транзистора n45. Вывод RB соединен с истоком транзистора р43 и истоком транзистора р45. Исток транзистора n43 соединен с VSS, исток транзистора р44 соединен с VDD, и исток транзистора n45 соединен с VSS. Здесь транзисторы р44, n43, р45 и n44 составляют схему LC защелки, транзистор р43 используется как транзистор ST установки, и транзистор n45 используется как транзистор LRT схемы высвобождения защелки.

В позиции (b) на фиг.20 представлена таблица истинности для триггера FF5. Сигнал Q триггера FF5 должен иметь следующие состояния (см. позицию (b) на фиг.20): в течение периода, в который сигнал SB является низким (активным) и сигнал RB является низким (активным), сигнал Q является низким (неактивным); в течение периода, в который сигнал SB является низким (активным) и сигнал RB является высоким (неактивным), сигнал Q является высоким (активным); в течение периода, в который сигнал SB является высоким (неактивным) и сигнал RB является низким (активным), сигнал Q является низким (неактивным); и в течение периода, в который сигнал SB является высоким (неактивным) и сигнал RB является высоким (неактивным), сигнал Q находится в состоянии удержания.

Схема GD управления затвором устройства 3e жидкокристаллического дисплея также может быть выполнена, как показано на фиг.21. В устройстве 3f жидкокристаллического дисплея, показанном на фиг.21, выходной сигнал (сигнал OUTB) i-ого каскада SRi сдвигового регистра подают в линию Gi сигнала развертки блока DAR дисплея через инвертор. Например, сигнал OUTB n-ого каскада SRn подают в линию Gn сигнала развертки через инвертор. В блоке DAR дисплея линия Gn сигнала развертки соединена с затвором транзистора, который соединен с электродом пикселя в пикселе PIXn. Конденсатор удержания (вспомогательный конденсатор) сформирован из электрода пикселя (в пикселе PIXn) и линии CSn конденсатора удержания.

На фиг.22 показана принципиальная схема, иллюстрирующая конфигурацию i-ого каскада SRi сдвигового регистра SR. Как показано на фиг.22, каждый каскад сдвигового регистра включает в себя (i) триггер FF, имеющий вывод SB и вывод RB, (ii) два аналоговых переключателя ASW11 и ASW12 (цепь затвора), (iii) схему ИЛИ-НЕ (логическую схему), (iv) первый инвертор и второй инвертор, (v) вывод СКВ, (vi) вывод ONB и (vii) вывод OUTB. Вывод Q триггера FF соединен с одним входным выводом схемы NOR, и выходной вывод схемы ИЛИ-НЕ соединен со входным выводом первого инвертора, затвором на стороне n-канала аналогового переключателя ASW11 и затвором на стороне р-канала аналогового переключателя ASW12. Выходной вывод первого инвертора соединен с затвором на стороне р-канала аналогового переключателя ASW11 и затвором на стороне n-канала аналогового переключателя ASW12. Один электропроводный электрод аналогового переключателя ASW11 соединен с выводом ONB, и один электропроводный электрод аналогового переключателя ASW12 соединен с выводом СКВ. Другой электропроводный электрод аналогового переключателя ASW11, другой электропроводный электрод аналогового переключателя ASW12, вывод OUTB, который используется как выходной вывод этого каскада, и входной вывод второго инвертора соединены друг с другом. Выходной вывод второго инвертора, другой входной вывод схемы ИЛИ-НЕ и вывод R триггера FF соединены друг с другом. Здесь аналоговые переключатели ASW11 и ASW12 (схема затвора) и схема ИЛИ-НЕ (логическая схема) составляют схему генерирования сигнала, которая генерирует сигнал OUTB.

В сдвиговом регистре SR каждый из каскадов имеет вывод OUTB, который соединен с выводом SB следующего каскада. В схеме GD управления затвора вывод СКВ каскада с нечетным номером соединен с линией GCK (через которую подают сигнал GCK тактовой частоты затвора), который отличается от линии GCK, с которой соединен вывод СКВ каскада с четным номером.

На фиг.23 показана временная диаграмма, иллюстрирующая, как осуществляется управление устройством 3f жидкокристаллического дисплея. В устройстве 3e жидкокристаллического дисплея выполняют следующую операцию подготовки к отображению перед тем, как будет отображен первый кадр (период вертикальной развертки) отображаемого видеоизображения. В частности, сигнал AONB делают активным (Низким) в течение заданного периода времени. В течение этого заданного периода времени, в который сигнал AONB является активным, сигналы GCKB являются фиксировано активными (Низкими). Когда сигнал AONB становится активным (Низким), сигнал OUTB становится активным (Низким), поскольку аналоговый переключатель ASW11 включен и соответственно все линии сигнала развертки выбраны. В это время аналоговые переключатели asw, предусмотренные для соответствующих линий сигнала данных, включены и соответственно Vcom применяют ко всем линиям сигнала данных. Кроме того, сигнал SB и сигнал RB, подаваемые в каждый из каскадов, становятся активными (Низкими), и таким образом, сигнал QB триггера FF становится неактивным (Высоким). Следует отметить, что после того, как сигнал OLJTB каждого из каскадов сдвигового регистра становится активным, сигнал обратной связи в схему ИЛИ-НЕ становится высоким, и поэтому аналоговый переключатель ASW11 выключается, и аналоговый переключатель ASW 12 включается (то есть GCK1B или GCK2B принимают с помощью каждого из каскадов).

После окончания операции подготовки к отображению (то есть после того, как сигнал AONB станет неактивным), Vcom записывают во все пиксели PIX блока DAR дисплея, и сигнал QB, выводимый из триггера FF, подаваемый в каждый из каскадов сдвигового регистра, становится неактивным (Высоким).

Кроме того, в устройстве 3f жидкокристаллического дисплея следующую операцию выполняют в каждый период вертикальной развертки (во время которого отображают кадр). В частности, каждый каскад сдвигового регистра SR выполняют следующим образом. Когда сигнал SB, подаваемый в каскад сдвигового регистра SR, становится активным (=Низким), выход триггера FF каскада устанавливают активным. Это приводит к приему сигнала GCKB данным каскадом. Когда сигнал GCKB в каскаде становится активным (= Низким), (i) сигнал OUTB каскада становится активным (= Низким), и сигнал SB в следующем каскаде для каскада становится активным, и (И) выполняют сброс триггера FF каскада и соответственно сигнал QB становится высоким (неактивным). В это время сигнал OUTB каскада будет низким (то есть выход схемы ИЛИ-НЕ будет низким) и поэтому сигнал GCKB будет постоянно приниматься каскадом. Когда сигнал GCKB становится высоким (неактивным), сигнал OUTB каскада становится высоким, и выход схемы ИЛИ-НЕ становится высоким. Затем сигнал AONB выводят с вывода OUTB, и сигнал OUTB становится высоким (неактивным).

В устройстве 3f жидкокристаллического дисплея, например, становится возможным прикладывать идентичный электрический потенциал (например, Vcom) ко всем пикселям путем одновременного выбора всех линий сигнала развертки перед началом отображения. Это позволяет предотвратить представление беспорядочного экрана перед началом отображения или после окончания отображения. Кроме того, сдвиговый регистр инициализируют (триггеры соответствующих каскадов инициализируют), когда выполняют одновременный выбор всех линий сигнала развертки.

Это позволяет выполнить операцию подготовки перед началом отображения более быстро, по сравнению с обычным устройством жидкокристаллического дисплея, в котором по отдельности выполняют одновременный выбор всех линий сигнала развертки и инициализацию сдвигового регистра. Кроме того, в каждом из каскадов автоматически выполняется сброс и поэтому становится возможным упростить взаимосвязь соединений между каскадами. Сигнал AONB подают в аналоговый переключатель ASW11 и поэтому становится возможным исключить схему 2 И-НЕ (выходную схему), в отличие от устройства 3d жидкокристаллического дисплея (см. фиг.11). Это позволяет уменьшить размер сдвигового регистра. Кроме того, нет необходимости подготавливать конфигурации для генерирования и передачи сигнала для инициализации сдвигового регистра и поэтому становится возможным уменьшить размер схемы управления затвором.

Следует отметить, что в конфигурации, показанной на фиг.22 (то есть в конфигурации, в которой триггер FF имеет приоритет сброса так, что сброс выполняется в каждом каскаде сдвигового регистра автоматически), обратная связь сигнала OUTB на вывод R сдвигового регистра может предшествовать обратной связи к схеме NOR. Учитывая это, предпочтительно использовать схему NOR, показанную на фиг.24, вместо схемы NOR, показанной на фиг.22. В частности, исток транзистора р50 с р-каналом соединен с VDD; затвор транзистора р50 соединен со входным выводом Х схемы ИЛИ-НЕ и с затвором транзистора n51 с n-каналом; сток транзистора р50 соединен с истоком транзистора р51 с р-каналом; затвор транзистора р51 соединен со входным выводом Y схемы ИЛИ-НЕ и затвором транзистора n50 с n-каналом; сток транзистора р51 соединен с истоком транзистора n50, истоком транзистора n51 и выходным выводом М схемы NOR; стоки соответствующих транзисторов n50 и n51 соединены с VSS. Каждый из транзисторов n50 и n51 с n-каналом выполнен так, что он имеет более высокие рабочие характеристики, чем каждый из транзисторов р50 и р51 с р-каналом. В результате этого сигнал OUTB остается активным (= Низким) до тех пор, пока сигнал QB не станет в достаточной степени неактивным (Высоким). Поэтому становится возможным предотвратить появление обратной связи в вывод R триггера FF раньше, чем обратная связь поступит в схему NOR.

Вариант 3 осуществления

На фиг.25 показана принципиальная схема, иллюстрирующая конфигурацию устройства 3g жидкокристаллического дисплея в соответствии с настоящим изобретением. Устройство 3g жидкокристаллического дисплея представляет собой устройство жидкокристаллического дисплея с так называемым СС управлением (с зарядовой связью), которое включает в себя блок DAR дисплея, схему G-CsD управления затворами Cs, схему SD управления истоком и схему DCC управления дисплеем. Схема DCC управления дисплеем подает в схему GD управления затвором, импульс GSP запуска затвора, сигнал GOE разрешения работы затвора, сигнал AONB (все сигналы включены), сигналы СМИ и CMI2 инверсии CS и сигналы GCK1B и GCK2B тактовой частоты затвора. Кроме того, схема DCC управления дисплеем подает в схему SD управления истоком импульс SSP запуска истока, цифровые данные DAT, сигнал POL полярности и сигнал SCK тактовой частоты истока. Схема G-CsD управления затвором -Cs включает в себя (i) сдвиговый регистр SR, имеющий множество каскадов и (ii) множество схем CSL D-защелки. Для каждого одного из каскадов сдвигового регистра предусмотрены один (1) инвертор, одна (1) схема OR и одна (1) схема CSL D-защелки. Ниже i-ый каскад (i=1, n-1, n, n+1, ) сдвигового регистра кратко обозначается как "i-ый каскад SRi" соответственно. Следует отметить, что схема CSLi D-защелки предусмотрена для i-ого каскада SRi в сдвиговом регистре.

Выходной сигнал (сигнал OUTB) из i-ого каскада SRi сдвигового регистра подают в линию Gi сигнала развертки блока DAR дисплея через инвертор и буфер. Выходной сигнал (выходной сигнал, сигнал CS) из схемы CSLi D-защелки, который предусмотрен для i-ого каскада SRi, подают в линию CSi конденсатора удержания блока DAR дисплея. Например, сигнал OUTB n-ого каскада SRn подают в линию Gn сигнала развертки через инвертор и буфер, и выходной сигнал (выходной сигнал, сигнал CS) из схемы CSLn D-защелки, которая предусмотрена для п-ого каскада SRn, подают в линию CSn конденсатора удержания блока DAR дисплея. В блоке DAR дисплея линия Gn сигнала развертки соединяется с затвором транзистора, который соединен с электродом пикселя в пикселе PIXn. Конденсатор удержания (вспомогательный конденсатор) сформирован из электрода пикселя в пикселе PIXn и линии CSn конденсатора удержания.

Кроме того, один (1) аналоговый переключатель asw и один (1) инвертор предусмотрены для каждой линии сигнала данных. Инвертор имеет входной вывод, соединенный с линией сигнала AONB. Один электропроводный вывод аналогового переключателя asw соединен с концом линии сигнала данных, и другой электропроводный вывод аналогового переключателя asw соединен с источником питания Vcom (электрический потенциал общего. электрода). Затвор на стороне n-канала аналогового переключателя asw соединен с выходным выводом инвертора, и затвор на стороне р-канала аналогового переключателя asw соединен с линией сигнала AONB.

На фиг.26 показана принципиальная схема, иллюстрирующая конфигурацию i-ого каскада SRi сдвигового регистра SR, показанного на фиг.25. Как показано на фиг.26, каждый из каскадов сдвигового регистра включает в себя (i) триггер FF (любой из триггеров FF1-FF5), имеющий вывод SB и вывод RB, (ii) два аналоговых переключателя ASW13 и ASW14, (iii) схему И-НЕ, (iv) инвертор, (v) вывод СКВ и (vi) вывод ONB. Вывод QB триггера FF соединен с одним входным выводом схемы И-НЕ и выходной вывод (М) схемы И-НЕ соединен со входным выводом инвертора, затвором на стороне р-канала аналогового переключателя ASW13 и затвором на стороне n-канала аналогового переключателя ASW14. Выходной вывод инвертора соединен с затвором на стороне n-канала аналогового переключателя ASW13 и затвором на стороне р-канала аналогового переключателя ASW14. Один электропроводный электрод аналогового переключателя ASW13 соединен с выводом ONB, и один электропроводный электрод аналогового переключателя ASW14 соединен с выводом СКВ. Другой электропроводный электрод аналогового переключателя ASW13, другой электропроводный электрод аналогового переключателя ASW14, вывод OUTB, который используется, как выходной вывод этого каскада, другой входной вывод схемы И-НЕ и вывод RB триггера FF соединены друг с другом.

В i-ом каскаде SRi, во время периода, в течение которого сигнал QB (на одном входном выводе Х схемы И-НЕ) в триггере FF имеет высокий уровень (неактивный), выход (М) из схемы И-НЕ становится низким (то есть аналоговый переключатель ASW13 включен и аналоговый переключатель ASW14 выключен), при условии, что сигнал OUTB (на другом входном выводе Y схемы И-НЕ) имеет высокий уровень (неактивный), и соответственно сигнал AONB (который является неактивным и имеет электрический потенциал Vdd) выводят из вывода OUTB. С другой стороны, выход (М) схемы И-НЕ становится высоким (то есть аналоговый переключатель ASW1 выключают и аналоговый переключатель ASW2 включают), при условии, что сигнал OUTB (на другом входном выводе Y схемы И-НЕ) является низким (активным) и соответственно сигнал GCKB передают через него и затем выводят на вывод OUTB. В течение периода, в который сигнал QB в триггере FF имеет низкий уровень (активный), выход (М) из схемы И-НЕ становится высоким (то есть аналоговый переключатель ASW13 выключают и аналоговый переключатель ASW14 включают), поскольку оба входных вывода Х и Y схемы И-НЕ являются низкими, и, соответственно, сигнал GCKB проходит, и затем его выводят через вывод OUTB. Таким образом, схема И-НЕ, инвертор и аналоговые переключатели ASW1 и ASW2 (схемы затвора) составляют схему генерирования сигнала, которая генерирует сигнал OUTB. В частности, аналоговые переключатели ASW13 и ASW14 составляют схему затвора, в которую выводят вводимый сигнал AONB или входной сигнал тактовой частоты в ответ на выход М из схемы И-НЕ.

На фиг.27 показана принципиальная схема, иллюстрирующая конфигурацию схемы CSLi D-защелки, которая предусмотрена для i-ого каскада SRi сдвигового регистра SR, показанного на фиг.26. Схема CSLi D-защелки включает в себя три схемы 5-7 КМОП, аналоговые переключатели ASW15 и ASW16, инвертор, вывод СК, вывод D и выходной вывод (см. фиг.27). Каждая из схем 5 и 6 КМОП имеет транзистор с р-каналом и транзистор с n-каналом. Затвор транзистора с р-каналом соединен с затвором транзистора с n-каналом, и сток транзистора с р-каналом соединен со стоком транзистора с n-каналом. Кроме того, исток транзистора с р-каналом соединен с VDD, и исток транзистора с п-каналом соединен с VSS. Схема 7 КМОП имеет транзистор с р-каналом и транзистор с n-каналом. Затвор транзистора с р-каналом соединен с затвором транзистора с n-каналом, и сток транзистора с р-каналом соединен со стоком транзистора с n-каналом. Кроме того, исток транзистора с р-каналом соединен с источником питания VCSH, и исток транзистора с n-каналом соединен с источником питания VCSL. Вывод СК, входной вывод инвертора, затвор на стороне n-канала аналогового переключателя ASW16 и затвор на стороне р-канала аналогового переключателя ASW15 соединены друг с другом. Выходной вывод инвертора, затвор на стороне р-канала аналогового переключателя ASW16 и затвор на стороне n-канала аналогового переключателя ASW15 соединены друг с другом. Сторона стока схемы 5 КМОП соединена с одним электропроводным выводом аналогового переключателя ASW15. Другой электропроводный вывод аналогового переключателя ASW15, один электропроводный вывод аналогового переключателя ASW16 и сторона затвора схемы 6 КМОП соединены друг с другом. Другой электропроводный вывод аналогового переключателя ASW16 соединен с выводом D. Сторона затвора схемы 5 КМОП соединена со стороной стока схемы 6 КМОП. Сторона стока схемы 6 КМОП соединена со стороной затвора схемы 7 КМОП. Сторона стока схемы 7 КМОП соединена с выходным выводом.

Во время периода, в течение которого сигнал СК (то есть сигнал, который должен быть подан на вывод СК) является активным (Высоким), схема CSLi D-защелки принимает сигнал (то есть сигнал, который подают на вывод D) и защелкивает D-сигнал. В частности, когда D-сигнал сдвигают с низкого на высокий уровень в течение периода, во время которого сигнал СК является активным, электрический потенциал выходного сигнала (который выводят из выходного вывода), поднимается от уровня источника VCSL питания до уровня источника VCSH питания, и после этого электрический потенциал источника VCSH питания поддерживается. С другой стороны, когда D-сигнал сдвигают с высокого уровня на низкий уровень в период, во время которого сигнал СК является активным, электрический потенциал выходного сигнала (который выводят из выходного вывода) падает от уровня источника VCSH питания до уровня источника VCSL питания и после этого электрический потенциал источника VCSL питания поддерживают.

В схеме G-CsD управления затвором Cs устройства 3g жидкокристаллического дисплея вывод OUTB каждого каскада соединен с выводом SB следующего каскада данного каскада. Вывод OUTB каскада соединен через инвертор с одним входным выводом схемы OR, предусмотренной для этого каскада. Вывод OUTB следующего каскада для данного каскада соединен через инвертор с другим входным выводом схемы OR, предусмотренной для этого каскада. Выходной вывод схемы OR, предусмотренный для этого каскада, соединен с выводом СК схемы D-защелки, который предусмотрен для этого каскада. Например, вывод OUTB n-ого каскада SRn соединен с выводом SB (n+1)-ого каскада SRn+1; вывод OUTB n-ого каскада соединен SRn через инвертор с одним входным выводом схемы OR, которая предусмотрена для n-ого каскада SRn; вывод OUTB (п+1)-ого каскад SRn+1 соединен через инвертор с другим входным выводом схемы OR, предусмотренным для n-ого каскада SRn; и выходной вывод схемы OR, предусмотренный для n-ого каскада SRn, соединен к выводом СК схемы CSLn D-защелки, предусмотренной для n-ого каскада SRn. Следует отметить, что первый каскад сдвигового регистра SR имеет вывод SB, на который подают сигнал GSPB.

Кроме того, в схеме G-CsD управления затвором Cs устройства 3g жидкокристаллического дисплея вывод СКВ каждого каскада с нечетным номером и другой вывод СКВ каждого каскада с четным номером соединены с соответствующими разными линиями GCK (через которые подают сигнал GCK тактовой частоты затвора). Выводы ONB соответствующих каскадов соединены с идентичной линией AONB (через которую подают сигнал AON). Например, вывод СКВ п-ого каскада SRn соединен с линией сигнала GCK2B; вывод СКВ (n+1)-ого каскада SRn+1 соединен с линией сигнала GCK1B; и выводы ONB n-ого каскада SRn и (n+1)-ого каскада SRn+1 соединены с идентичной линией AONB сигнала. Кроме того, каждые два вывода D соответствующих двух схем D-защелки, предусмотренные для двух соседних каскадов, соединены с другой линией CMI (через которую подают сигнал CMI). Например, вывод D схемы CSLn D-защелки, предусмотренный для n-ого каскада SRn, и вывод D CSLn+1 схемы D-защелеки, предусмотренный для (n+1)-ого каскада SRn+1, соединены с линией сигнала CMI2, и вывод D схемы CSLn+2 D-защелки, предусмотренный для (n+2)-ого каскада SRn+2, и вывод D схемы CSLn+3 D-защелки, предусмотренный для (n+3)-ого каскада SRn+3, соединены с линией СМИ сигнала.

На фиг.28 показана временная диаграмма, иллюстрирующая, как выполняет управление устройством 3g жидкокристаллического дисплея. Следует отметить, что на фиг.28 "AONB" обозначает сигнал AON, "GSPB" обозначает сигнал шины импульса запуска затвора, "GCK1B" обозначает сигнал GCK1B, "GCK2B" обозначает сигнал GCK2B, "СМИ" обозначает сигнал СМИ и "CMI2" обозначает сигнал CMI2. Кроме того, "SBi", "RBi", "QBi" и "OUTBi" (i=n-1, n, n+1) обозначают сигнал SB (то есть, электрический потенциал на выводе SB), сигнал RB (то есть электрический потенциал на выводе RB), сигнал QB (то есть электрический потенциал на выводе QB), и сигнал OUTB (то есть электрический потенциал на выводе OUTB) i-ого каскада SRi, соответственно. "CSi" (i=n-1, n, n+1) обозначает электрически потенциал линии CSi конденсатора удержания (то есть, электрический потенциал на выходном выводе тригерной-схемы CSLi D-защелки), предоставляемый для i-ого каскада SRi. Следует отметить, что на фиг.28 цикл сигнала POL полярности, предполагается, равен одному (1) периоду 1Н горизонтальной развертки (то есть полярность сигнала данных, подаваемого в идентичную линию сигнала данных, инвертируют каждый 1Н), и сигналы СМИ и CMI2 инверсии CS, предполагается, имеют идентичные фазы.

В устройстве 3g жидкокристаллического дисплея следующую операцию подготовки к отображению выполняют перед тем, как будет отображен первый кадр (период вертикальной развертки) отображаемого видеоизображения. В частности, сигнал AONB делают активным (Низким) в течение заданного периода времени. В течение заданного периода, в который сигнал AONB является активным, каждый из сигналов GCKB является фиксировано активным (Низким), и каждый из сигналов CMI является фиксировано высоким (или низким). В соответствии с этим, в каждом из каскадов сдвигового регистра SR сигнал AONB выводят из вывода OUTB через аналоговый переключатель ASW13. Это приводит к тому, что сигналы OUTB во всех каскадах становятся активными (Низкими) и соответственно, все линии сигнала развертки будут выбраны. В это время аналоговые переключатели asw, предусмотренные для соответствующих линий сигнала данных, включены и соответственно Vcom прикладывают ко всем линиям сигнала данных. Кроме того, сигнал SB и сигнал RB, которые подают в каждый из каскадов, становятся активными (Низкими), и таким образом сигнал QB триггера FF становится неактивным (Высоким). Следует отметить, что, как только сигнал OUT каждого из каскадов сдвигового регистра становится активным, сигнал обратной связи для схемы И-НЕ становится низким и поэтому аналоговый переключатель ASW13 отключают и аналоговый переключатель ASW14 включают (то есть GCK1B или GCK2B принимают каждым из каскадов). Кроме того, выход схемы OR, предусмотренный для каждого из каскадов, становится активным (Высоким). Это приводит к тому, что каждая из схем D-защелки защелкивает сигнал СМИ (Низкий) или сигнал CMI2 (Низкий) и таким образом выходной сигнал (сигнал CS), который подают в линию конденсатора удержания, делают таким, чтобы он имел электрический потенциал источника VCSL питания. После окончания операции подготовки к отображению Vcom записывают во все пиксели PIX блока DAR дисплея, выход QB триггера FF, предоставляемый в каждый из каскадов сдвигового регистра, становится неактивным (Высоким), и выходной сигнал (то есть электрический потенциал линии конденсатора удержания) для каждой из схем D-защелки делают так, чтобы он имел электрический потенциал источника VCSL питания.

В устройстве 3g жидкокристаллического дисплея следующую операцию выполняют, когда отображают первый кадр (то есть во время первого периода вертикальной развертки). В частности, каждый каскад сдвигового регистра SR выполнен следующим образом. Когда сигнал SB, подаваемый в каскад сдвигового регистра SR, становится активным (=Низким), выход триггера FF этого каскада устанавливают активным. Это приводит к тому, что сигнал GCKB будет приниматься каскадом. Когда сигнал GCKB в каскаде становится активным (= Низким), (i) сигнал OUTB каскада становится активным (= Низким), и сигнал SB в следующем каскаде для данного каскада становится активным, и (ii), триггер FF каскада сбрасывают так, что он становится высоким (неактивным). В это время сигнал OUTB каскада является низким (то есть выход схемы И-НЕ является высоким) и поэтому каскад постоянно принимает сигнал GCKB. Когда сигнал GCKB становится высоким (неактивным), сигнал OUTB каскада становится высоким, и выход схемы И-НЕ становится низким. Впоследствии сигнал AONB выводят с вывода OUTB, и сигнал OUTB становится высоким (неактивным).

Когда сигнал OUTB каскада становится активным, схема D-защелки, предусмотренная для каскада, защелкивает сигнал СМИ или сигнал CMI2 (поскольку выход схемы OR, предусмотренный для каскада, становится активным). Кроме того, когда сигнал OUTB следующего каскада для этого каскада становится активным, схема D-защелки, предусмотренная для каскада, защелкивает сигнал СМИ или сигнал CMI2 снова (поскольку выход схемы OR, предусмотренный для каскада, становится активным). При такой конфигурации, после того, как сигнал OUTB каскада становится неактивным (то есть сигнал линии развертки, предусмотренный для каскада, не выбран), выходной сигнал (то есть электрический потенциал линии конденсатора удержания, предусмотренный для каскада) из схемы D-защелки, предоставляемый в каскад, повышается от электрического потенциала источника VCSL питания для электрического потенциала источника VCSH питания (в случае, когда сигнал данных, имеющий положительную полярность, записывают в пиксель, соответствующий каскаду), или падает от электрического потенциала источника VCSH питания до электрического потенциала источника VCSL питания (в случае, когда сигнал данных, имеющий отрицательную полярность, записывают в пиксель, соответствующий каскаду).

Например, когда сигнал OUTB n-ого каскада SRn становится активным, схема CSLn D-зашелки, предусмотренная на n-ом каскаде SRn, защелкивает сигнал CMI2 (поскольку выход схемы OR, предусмотренный для n-ого каскада SRn, становится активным). Кроме того, когда сигнал OUTB (n+1)-ого каскада SRn+1 становится активным, схема CSLn D-защелки снова защелкивает сигнал CMI2 (поскольку выход схемы OR, предусмотренный для n-ого каскада SRn, становится активным). В такой конфигурации, после того, как сигнал OUTB n-ого каскада SRn становится неактивным (то есть линию Gn сигнала развертки, предусмотренную для n-ого каскада SRn, выбирают и затем не выбирают), выходной сигнал (то есть, электрический потенциал линии CSn конденсатора удержания, предоставляемый в n-ый каскад SRn) из схемы CSLn D-защелки, предусмотренной для n-ого каскада SRn, падает с электрического потенциала источника VCSH питания до электрического потенциалу источника VCSL питания. Здесь сигнал данных, имеющий отрицательную полярность, как обозначено сигналом POL полярности, записывают в пиксель PIXn, который соответствует n-ому каскаду SRn. Поэтому становится возможным сделать так, чтобы эффективный электрический потенциал был ниже, чем электрический потенциал сигнала данных (то есть яркость пикселя PIXn повышают), вызывая падение электрического потенциала в линии CSn конденсатора удержания.

Когда сигнал OUTB (n+1)-ого каскада SRn+1 становится активным, схема CSLn+1 D-защелки, предусмотренная для (n+1)-ого каскада SRn+1, защелкивает сигнал CMI2. Кроме того, когда сигнал OUTB (п+2)-ого каскада SRn+2 становится активным, схема CSLn+1 D-защелки снова защелкивает сигнал CMI2. В такой конфигурации, после того, как сигнал OUTB (n+1)-ого каскада SRn+1 становится неактивным (то есть линию Gn+1 сигнала развертки выбирают и затем не выбирают), выходной сигнал (то есть электрический потенциал линии CSn+1 конденсатора удержания) из схемы CSLn+1 D-защелки, предусмотренной для (n+1)-ого каскада SRn+1, повышается с электрического потенциала источника VCSL питания до электрического потенциала источника VCSH питания. Здесь сигнал данных, имеющий положительную полярность, как обозначено сигналом POL полярности, записывают в пиксель PIXn+1, который соответствует (n+1)-ому каскаду SRn+1. Поэтому становится возможным обеспечить эффективный электрический потенциал, более высокий, чем электрический потенциал сигнала данных (то есть яркость пикселя PIXn+1 повышается), обеспечивая рост электрического потенциала линии CSn+1 конденсатора удержания.

Когда сигнал OUTB (n+2)-ого каскада SRn+2 становится активным, схема CSLn+2 D-защелки, предусмотренная для (n+2)-ого каскада SRn+2, защелкивает сигнал СМИ. Кроме того, когда сигнал OUTB (n+3)-его каскада SRn+3 становится активным, схема CSLn+2 D-защелки снова защелкивает сигнал СМИ. В такой конфигурации, после того, как сигнал OUTB (n+2)-ого каскада SRn+2 становится неактивным (то есть линию сигнала Gn+2 развертки выбирают и затем не выбирают), выходной сигнал (то есть электрический потенциал линии CSn+2 конденсатора удержания) из схемы CSLn+2 D-защелки, предоставляемый для (n+2)-ого каскада SRn+2, падает с электрического потенциала источника VCSH питания до электрического потенциала источника VCSL питания. Здесь сигнал данных, имеющий отрицательную полярность, как обозначено сигналом POL полярности, записывают в пиксель PIXn+2, который соответствует (n+2)-ому каскаду SRn+2. Поэтому становится возможным обеспечить эффективный электрический потенциал более высокий, чем электрический потенциал сигнала данных (то есть яркость пикселя PIXn+2 будет повышена), обеспечивая падение электрического потенциала в линии CSn+2 конденсатора удержания.

В каждом из второго и последующих кадров выполняют отображение, аналогично первому кадру. Следует, однако, отметить, что фаза сигнала POL полярности сдвигается на полцикла через каждый кадр. Это обеспечивает то, что полярность сигнала данных, который подают в идентичный пиксель, будет инвертирована в каждом кадре. В соответствии с этим, подъем и падение выходного сигнала схемы CSLi D-зашелки (то есть электрический потенциал линии CSi конденсатора удержания) переключают в каждом кадре.

В устройстве 3g жидкокристаллического дисплея, например, возможно применять идентичный электрический потенциал (например, Vcom) ко всем пикселям, путем одновременного выбора всех линий сигнала развертки прежде, чем начнется отображение. Это позволяет предотвратить отображение беспорядочного экрана перед началом отображения или после окончания отображения. Кроме того, сдвиговый регистр инициализируют (триггеры соответствующих каскадов инициализируют), когда выполняют одновременный выбор всех линий сигнала развертки. Это позволяет выполнять более быстро операцию подготовки перед началом отображения, по сравнению с обычным устройством жидкокристаллического дисплея, в котором по отдельности выполняют одновременный выбор всех линий сигнала развертки и инициализацию сдвигового регистра. Кроме того, нет необходимости подготавливать конфигурацию для генерирования и передачи сигнала, для инициализации сдвигового регистра и поэтому можно уменьшить размер привода затвора - CS. Кроме того, в каждый из каскадов автоматически осуществляется сброс и поэтому, становится возможным упростить взаимосвязь соединений между каскадами. Сигнал AONB подают в аналоговый переключатель ASW13 и поэтому становится возможным отключить схему 2 И-НЕ (выходную схему), в отличие от устройства 3d жидкокристаллического дисплея (см. фиг.11). Это позволяет уменьшить размер сдвигового регистра. Кроме того, в каждом из рядов пикселей выполняют соответствующее управление от первого кадра, осуществляя управление СС. Это позволяет решить задачу обычного управления СС, то есть становится возможным предотвратить появление беспорядочного экрана (боковые полосы) в первом кадре.

Дополнительная заметная характеристика устройства 3g жидкокристаллического дисплея состоит в том, что (i) цикл сигнала POL полярности переключают на 2Н (то есть полярность сигнала данных, подаваемого в идентичную линию сигнала данных, инвертируют каждые 2Н) только путем сдвига фазы сигнала CMI2 (из состояния, показанного на фиг.28) на половину цикла (см. фиг.29) и (ii) в каждом из рядов пикселей соответствующим образом выполняют управление от первого кадра с помощью управления СС. Таким образом в устройстве 3g жидкокристаллического дисплея (i) цикл сигнала POL полярности можно переключать с 1Н на 2Н только путем управления фазами соответствующих сигналов СМI1 и CMI2 инверсии CS и (ii) в это время можно предотвратить отображение беспорядочного экрана.

Вариант 4 осуществления

На фиг.30 показана принципиальная схема, иллюстрирующая конфигурацию устройства 3h жидкокристаллического дисплея в соответствии с настоящим изобретением. Устройство 3h жидкокристаллического дисплея представляет собой так называемое устройство жидкокристаллического дисплея с управлением СС (с зарядовой связью), которое включает в себя блок DAR дисплея, схему G-CsD управления затвором Cs, схему SD управления истоком и схему DCC управления дисплеем. Схема DCC управления дисплеем подает в схему GD управления затвором импульс GSP запуска затвора, сигнал GOE разрешения работы затвора, сигнал AONB (сигнал все включены), сигналы СМИ и CMI2 инверсии CS и сигналы GCK1B и GCK2B тактовой частоты затвора. Кроме того, схема DCC управления дисплеем подает в схему SD управления истоком импульс SSP запуска истока, цифровые данные DAT, сигнал POL полярности и сигнал SCK тактовой частоты истока. Схема G-CsD управления затвором-Cs включает в себя (i) сдвиговый регистр SR, имеющий множество каскадов и (ii) множество схем CSL D-защелки. Для каждого одного из каскадов предусмотрены один (1) сдвиговый регистр, один (1) инвертор, одна (1) схема CSL D-защелки и один (1) буфер. Ниже i-ый каскад (i=1, n-1, n, n+1, ) сдвигового регистра кратко обозначен как "i-ый каскад SRi", там, где это соответствует. Следует отметить, что схема CSLi D- защелки предусмотрена для i-ого каскада SRi в сдвиговом регистре.

Выходной сигнал (сигнал OUTB) из i-ого каскада SRi сдвигового регистра поступает в линию Gi сигнала развертки блока DAR дисплея через инвертор и буфер. Выходной сигнал (выходной сигнал, сигнал CS) из схемы CSLi D-защелки, который предусмотрен для i-ого каскада SRi, подают в линию CSi-1 конденсатора удержания блока DAR дисплея. Например, сигнал OUTB п-ого каскада SRn подают в линию Gn сигнала развертки через инвертор и буфер, и выходной сигнал (выходной сигнал, сигнал CS) из схемы CSLn D-защелки, который подают для п-ого каскада SRn, подают в линию CSn-1 конденсатора удержания блока DAR дисплея. В блоке DAR дисплея линия Gn сигнала развертки соединяется с затвором транзистора, который соединен с электродом пикселя в пикселе PIXn. Конденсатор удержания (вспомогательный конденсатор) сформирован электродом пикселя в пикселе PIXn и линии CSn конденсатора удержания. Кроме того, линия Gn-1 сигнала развертки соединена с затвором транзистора, который соединен с электродом пикселя в пикселе PIXn-1. Конденсатор удержания (вспомогательный конденсатор) сформирован электродом пикселя в пикселе PIXn-1 и линией CSn-1 конденсатора удержания.

Кроме того, один (1) аналоговый переключатель asw и один (1) инвертор предусмотрены для каждой линии сигнала данных. Инвертор имеет входной вывод, соединенный с линией сигнала AONB. Один электропроводный вывод аналогового переключателя asw соединен с одним концом линии сигнала данных, и другой электропроводный вывод аналогового переключателя asw соединен с Vcom (электрический потенциал общего электрода) источника питания. Затвор на стороне n-канала аналогового переключателя asw соединен с выходным выводом инвертора, и затвор на стороне р-канала аналогового переключателя asw соединен с линией сигнала AONB.

Следует отметить, что i-ый каскад SR сдвигового регистра SRi, показанного на фиг.30, имеет конфигурацию, представленную на фиг.26, и схема CSLi D-защелки имеет конфигурацию, показанную на фиг.27.

В сдвиговом регистре SR, предусмотренном в схеме G-CsD управления затвором Cs устройства 3h жидкокристаллического дисплея, выходной вывод OUTB каждого из каскадов соединен с выводом SB следующего каскада в каскаде. Вывод М каждого из каскадов соединен с выводом СК схемы D-защелки, предусмотренного для каждого из каскадов. Например, вывод OUTB п-ого каскада SRn соединен с выводом SB (n+1)-ого каскада SRn+1, и вывод М n-ого каскада SRn соединен с выводом СК схемы CSLn D-защелки, который предусмотрен для n-ого каскада SRn. Следует отметить, что первый каскад сдвигового регистра SR имеет вывод SB, в который подают сигнал GSPB. Кроме того, в схеме G-CsD управления затвором-Cs вывод СКВ каждого каскада с нечетным номером и другой вывод СКВ каждого каскада с четным номерами соединены с соответствующими разными линиями GCK (через которые подают сигнал GCK тактовой частоты затвора). Выводы ONB соответствующих каскадов соединены с идентичными линиями AONB (через которые подают сигнал AON). Например, вывод СКВ n-ого каскада SRn соединен с линией сигнала GCK2B; вывод СКВ (n+1)-ого каскада SRn+1 соединен с линией сигнала GCK 1B; и выводы ONB n-ого каскада SRn и (n+1)-ого каскада SRn+1 соединены с идентичной линией сигнала AONB. Кроме того, каждые два D-вывода соответствующих двух схем D-защелки, предусмотренные для двух соседних каскадов, соединены с другой линией CMI (через которые подают сигнал CMI). Например, вывод D схемы CSLn-1 D-защелки, предусмотренный для (n-1)-ого каскада SRn-1, и вывод D схемы CSLn D-защелки, предусмотренный для n-ого каскада SRn, соединены с линией сигнала СМИ, и вывод D схемы CSLn+1 D-защелки, предусмотренный для (n+1)-ого каскада SRn+1 и вывод D схемы CSLn+2 D-защелки, предусмотренный для (n+2)-ого каскада SRn+2, соединены с линией сигнала CMI2.

На фиг.31 показана временная диаграмма, иллюстрирующая, как осуществляется управление устройством 3h жидкокристаллического дисплея. Следует отметить, что на фиг.31 "AONB" обозначает сигнал AON, "GSPB" обозначает сигнал шины импульса запуска затвора, "GCK1B" обозначает сигнал GCK1B, "GCK2B" обозначает сигнал GCK2B, "СМИ" обозначает сигнал CMI1 и "CMI2" обозначает сигнал CMI2. Кроме того, "SBi", "RBi", "QBi" и "OUTBi" (i=n-1, n, n+1) обозначают сигнал SB (то есть электрический потенциал на выводе SB), сигнал RB (то есть электрический потенциал на выводе RB), сигнал QB (то есть электрический потенциал на выводе QB) и сигнал OUTB (то есть электрический потенциал на выводе OUTB) i-ого каскада SRi cooтветственно "CSi" (i=n-1, n, n+1) обозначает электрический потенциал линии CSi конденсатора удержания (то есть электрический потенциал на выходной выводе схемы CSLi D-защелки), предусмотренный для i-ого каскада SRi. Следует отметить, что на фиг.31 цикл сигнала POL полярности, предполагается, равным одному (1) периоду 1Н горизонтальной развертки (то есть полярность сигнала данных, подаваемого в идентичную линию сигнала данных, инвертируют через каждый 1Н), и сигналы CMI1, и CMI2 инверсии CS, как предполагается, имеют идентичные фазы.

В устройстве 3e жидкокристаллического дисплея, следующую операцию подготовки для отображения выполняют перед первым кадром (период вертикальной развертки) отображаемого видеоизображения. В частности, сигнал AONB делают активным (Низким) в течение заданного периода времени. В течение этого заданного периода, в который сигнал AONB является активным, каждый из сигналов GCKB является фиксировано активным (Низким), и каждый из сигналов CMI является фиксировано высоким (или низким). В соответствии с этим, в каждом каскаде сдвигового регистра SR сигнал AONB выводят с вывода OUTB через аналоговый переключатель ASW13 (см. фиг.26). Это обеспечивает то, что сигналы OUTB всех каскадов становятся активными (Низкими), и соответственно все линии сигнала развертки будут выбраны. В это время, аналоговые переключатели asw, предоставляемые для соответствующих линий сигнала данных, включают и соответственно Vcom подают во все линии сигнала данных. Кроме того, сигнал SB и сигнал RB, которые подают в каждый из каскадов, становятся активными (Низкими) и поэтому сигнал QB триггера каждого из каскадов становится неактивным (Высоким). Следует отметить, что после того, как сигнал OUTB каждого из каскадов сдвигового регистра становится активным, сигнал обратной связи в схему И-НЕ становится низким, и поэтому аналоговый переключатель ASW13 выключается и аналоговый переключатель ASW14 включается (то есть, GCK1B или GCK2B принимают в каждом каскаде). Кроме того, сигнал М (то есть сигнал, выводимый из М вывода) каждого из каскадов, становится активным (Высоким). Это обеспечивает то, что каждая из схем D-защелки будет захватывать сигнал CMI1 (Низкий) или сигнал CMI2 (Низкий) и таким образом выходной сигнал (сигнал CS), который подают в линию конденсатора удержания, делают таким, чтобы он имел электрический потенциал источника VCSL питания. После окончания операции подготовки к отображению Vcom, записывают во все пиксели PIX блока DAR дисплея, сигнал QB, выводимый из триггера, предусмотренного в каждом из каскадов сдвигового регистра, становится неактивным (Высоким), и выходной сигнал (то есть электрический потенциал в линии конденсатора удержания) из каждой из схем D-защелки делают таким, чтобы он имел электрический потенциал источника VCSL питания.

В устройстве 3h жидкокристаллического дисплея следующую операцию выполняют, когда отображается первый кадр (то есть во время первого периода вертикальной развертки). В частности, каждый каскад сдвигового регистра SR выполнен следующим образом. Когда сигнал SB, подаваемый в каскад сдвигового регистра SR, становится активным (=низким), выход триггера FF каскада устанавливают активным. Это обеспечивает прием каскадом сигнала GCKB. Когда сигнал GCKB в каскаде становится активным (= низким), (i) сигнал OUTB каскада становится активным (= низким), и сигнал SB в следующем каскаде для этого каскада становится активным, и (ii) триггер FF каскада сбрасывают в высокое (неактивное состояние). В это время сигнал OUTB каскада низкий (то есть выход схемы И-НЕ высокий) и поэтому сигнал GCKB постоянно принимают в каскаде. Когда сигнал GCKB становится высоким (неактивным), сигнал OUTB каскада становится высоким, и выход схемы И-НЕ становится низким. После этого сигнал AONB выводят из вывода OUTB, и сигнал OUTB становится высоким (неактивным).

Когда сигнал М следующего каскада для данного каскада становится активным, схема D-защелки, предусмотренная для следующего каскада данного каскада, защелкивает сигнал CMI1 или сигнал CMI2. В такой конфигурации, после того, как сигнал OUTB для каскада становится неактивным (то есть линия сигнала развертки, предусмотренная для каскада, не выбрана), выходной сигнал (то есть электрический потенциал линии конденсатора удержания, предусмотренный для этого каскада) из схемы D-защелки, предусмотренной для каскада (i), повышается от электрического потенциала источника VCSL питания до электрического потенциала источника VCSH питания (в случае, когда сигнал данных, имеющий положительную полярность, записывают в пиксель, соответствующий этому каскаду) или (ii) падает от электрического потенциала источника VCSH питания до электрического потенциала источника VCSL питания (в случае, когда сигнал данных, имеющий отрицательную полярность, записывают в пиксель, соответствующий каскаду).

Например, когда сигнал М п-ого каскада SRn становится активным, схема CSLn D-защелки, предусмотренная для п-ого каскада SRn, защелкивает сигнал CMI1. В такой конфигурации, после того, как сигнал OUT (n-1)-ого каскада SRn-1 становится неактивным (то есть линию Gn-1 сигнала развертки выбирают и затем не выбирают), выходной сигнал (то есть электрический потенциал линии CSn-1 конденсатора удержания) из схемы CSLn D-защелки повышается от электрического потенциала источника VCSL питания до электрического потенциала источника VCSH питания. Здесь сигнал данных, имеющий положительную полярность, как обозначено сигналом POL полярности, записывают в пиксель PIXn-1, который соответствует (n-1)-ому каскаду SRn-1. Поэтому становится возможным обеспечить более высокий эффективный электрический потенциал, чем электрический потенциал сигнала данных (то есть, яркость пикселя PIXn-1 увеличивают), путем повышения электрического потенциала линии CSn-1 конденсатора удержания.

Когда сигнал М (n+1)-ого каскада SRn+1 становится активным, схема CSLn+1 D-защелки, предусмотренная для (n+1)-ого каскада SRn+1, защелкивает сигнал CMI2. В такой конфигурации после того как сигнал OUT n-ого каскада SRn становится неактивным (то есть линию Gn сигнала развертки выбирают и затем не выбирают), выходной сигнал (то есть, электрический потенциал линии CSn конденсатора удержания) из схемы CSLn+1 D-защелки падает от электрического потенциала источника VCSH питания до электрического потенциала источника VCSL питания. Здесь сигнал данных, имеющий отрицательную полярность, обозначенный сигналом POL полярности, записывают в пиксель PIXn, который соответствует n-ому каскаду SRn. Поэтому становится возможным обеспечить более низкий эффективный электрический потенциал, чем электрический потенциал сигнала данных (то есть, яркость пикселя PIXn повышается), вызывая падение электрического потенциала в линии CSn конденсатора удержания.

Когда сигнал М (n+2)-ого каскада SRn+2 становится активным, схема CSLn+2 D-защелки, предусмотренная для (n+2)-ого каскада SRn+2, защелкивает сигнал CMI2. В такой конфигурации, после того, как сигнал OUT (n+1)-ого каскада SRn+1 становится неактивным (то есть линия Gn+1 сигнала развертки будет выбрана и затем не выбрана), выходной сигнал (то есть электрический потенциал линии CSn+1 конденсатора удержания) из схемы CSLn+2 D-защелки повышается от электрического потенциала источника VCSL питания до электрического потенциала источника VCSH питания. Здесь сигнал данных, имеющий положительную полярность, как обозначено сигналом POL полярности, записывают в пиксель PIXn+1, который соответствует (n+1)-ому каскаду SRn+1. Поэтому становится возможным обеспечить эффективный электрический потенциал, более высокий, чем электрический потенциал сигнала данных (то есть яркость пикселя PIXn+1 повышается), вызывая повышение электрического потенциала в линии CSn+1 конденсатора удержания.

В каждом из второго и последующих кадров осуществляют отображение, аналогичное первому кадру. Следует отметить, однако, что фазу сигнала POL полярности сдвигают на половину цикла через каждый кадр. Это приводит к тому, что полярность сигнала данных, который подают в идентичный электрод PIXi пикселя, инвертируется в каждом кадре. В соответствии с этим, повышение и падение выходного сигнала схемы CSLi D-защелки (то есть электрического потенциала линии CSi конденсатора удержания) переключат каждый кадр.

Устройство 3e жидкокристаллического дисплея включает в себя триггер, описанный в каждом из представленных выше вариантов осуществления. Поэтому становится возможным уменьшить размер схемы управления затвором - Cs.

В устройстве 3h жидкокристаллического дисплея, например, становится возможным прикладывать идентичный электрический потенциал (например, Vcom) во все пиксели путем одновременного выбора всех линий сигнала развертки перед началом отображения. Это позволяет предотвратить появление беспорядочного экрана перед началом отображения или после окончания отображения. Кроме того, сдвиговый регистр инициализируют (триггеры соответствующих каскадов инициализируют), когда выполняют одновременный выбор всех линий сигнала развертки. Это позволяет более быстро выполнить операцию подготовки перед началом отображения по сравнению с обычным устройством жидкокристаллического дисплея, в котором по отдельности выполняют одновременный выбор всех линий сигнала развертки и инициализацию сдвигового регистра. Кроме того, нет необходимости подготавливать конфигурации для генерирования и передачи сигнала для инициализации сдвигового регистра, и, поэтому, возможно уменьшить размер схемы управления затвором CS. Кроме того, каждый из каскадов сбрасывают автоматически и поэтому становится возможным упростить соотношение соединений между каскадами. Сигнал AONB подают в аналоговый переключатель ASW13 и поэтому становится возможным исключить схему 2 И-НЕ (выходную схему), в отличие от устройства 3d жидкокристаллического дисплея (см. фиг.11). Это позволяет уменьшить размер сдвигового регистра. Внутренний сигнал (сигнал М) сдвигового регистра подают на вывод СК схемы D-защелки, и, поэтому, становится возможным дополнительно уменьшить размер схемы управления затвором Cs, поскольку нет необходимости обеспечивать схему ИЛИ-НЕ или схему OR в схеме управления затвором - Cs. Кроме того, каждым из рядов пикселей управляют соответствующим образом от первого кадра, используя управление СС. Это делает возможным решить задачу обычного управления СС, то есть становится возможным предотвратить беспорядочный экран (поперечные полосы) в первом кадре.

Дополнительная существенная характеристика устройства 3h жидкокристаллического дисплея состоит в том, что (i), цикл сигнала POL полярности переключают на 2Н (то есть сигнал данных полярности, подаваемый в идентичную линию сигнала данных, преобразуют каждые 2Н) только путем переключения фазы сигнала CMI2 (формируют состояние, показанное на фиг.31) на половину цикла (см. фиг.32) и (И) в каждом из рядов пикселя соответствующим образом управляют, начиная с первого кадра, используя управление СС. Таким образом, в устройстве 3h жидкокристаллического дисплея (i) цикл сигнала POL полярности может быть сдвинут от 1Н до 2Н только путем управления фазами соответствующих сигналов CMI1 и CMI2 инверсии CS и (ii), беспорядочный экран в это время может быть существенно уменьшен.

Следует отметить, что (i) схема управления затвором, (ii) схема управления истоком или схема управления затвором Cs и (iii) схема пикселя в блоке дисплея могут быть сформированы монолитно (то есть могут быть сформированы на одной подложке).

В представленных выше вариантах осуществления операция подготовки перед началом отображения (например, когда источник питания включают или когда переключают отображаемое видеоизображение) описана, как пример. В качестве альтернативы, аналогичная операция (то есть одновременный выбор линий сигнала развертки и инициализация сдвигового регистра) может осуществляться при выключении источника питания.

В настоящем изобретении выходная сторона двух электропроводных электродов транзистора (р-канал или n-канал) называется здесь "выводом стока".

Сдвиговый регистр, в соответствии с настоящим изобретением, например, представляет собой сдвиговый регистр, предназначенный для использования в схеме управления дисплеем, которая выполняет одновременный выбор множества линий сигнала в заданные моменты времени, в котором каскад сдвигового регистра включает в себя (i) RS-триггер и (ii) схему генерирования сигнала, принимающую одновременно сигнал выбора, причем схема генерирования сигнала генерирует выходной сигнал каскада, используя выход триггера; выходной сигнал каскада (i) становится активным, в результате активации сигнала одновременного выбора и затем (ii) остается активной во время одновременного выбора; и выход триггера является неактивным в течение периода, в который сигнал установки и сигнал сброса оба являются активными.

В течение периода, в который выполняют одновременный выбор, выходной сигнал каждого из каскадов является активным. Это обеспечивает то, что как сигнал установки, так и сигнал сброса, которые подают в триггер каждого из каскадов, являются активными. В конфигурации используется триггер, который остается неактивным в течение периода, в который как сигнал установки, так и сигнал сброса являются активными. В соответствии с этим триггер каждого из каскадов инициализируют (то есть делают неактивным), в то время как выполняют одновременный выбор. Это позволяет быстро закончить одновременный выбор и инициализацию сдвигового регистра, поскольку сдвиговый регистр является инициализированным, в то время как выполняют одновременный выбор. Кроме того, становится возможным уменьшить размер каждого из различных видов управления, охватывающих сдвиговый регистр, поскольку нет необходимости обеспечивать конфигурацию для генерирования и передачи сигнала, для инициализации сдвигового регистра.

В сдвиговом регистре, в соответствии с настоящим изобретением, становится возможным, чтобы схема генерирования сигнала включала в себя схему затвора, которая избирательно выводит один из введенных сигналов в ответ на сигнал переключения, подаваемый в схему затвора.

В сдвиговом регистре, в соответствии с настоящим изобретением, возможно, чтобы выход триггера подавали как сигнал переключения в схему затвора.

В сдвиговом регистре, в соответствии с настоящим изобретением, возможно, чтобы схема генерирования сигнала дополнительно включала в себя логическую схему; и выход триггера подавали в логическую схему, выход логической схемы подавали в схему затвора как сигнал переключения и выходной сигнал каскада подавали как обратную связь в логическую схему и на вывод сброса триггера.

В сдвиговом регистре, в соответствии с настоящим изобретением, становится возможным, чтобы выход схемы затвора использовался, как выходной сигнал каскада.

В сдвиговом регистре, в соответствии с настоящим изобретением, становится возможным, чтобы схема генерирования сигнала включала в себя выходную схему, которая выводит, в соответствии с выводом схемы затвора и сигналом одновременного выбора, выходной сигнал каскада.

В сдвиговом регистре, в соответствии с настоящим изобретением, возможно, чтобы схема затвора избирательно выводила одновременный сигнал выбора или сигнал тактовой частоты.

В сдвиговом регистре, в соответствии с настоящим изобретением, становится возможным, чтобы схема затвора избирательно выводила (i) сигнал тактовой частоты или (ii) сигнал, имеющий постоянный потенциал, который равен электрическому потенциалу источника питания.

В сдвиговом регистре, в соответствии с настоящим изобретением, возможно, чтобы логическая схема включала в себя схему И-НЕ или схему NOR.

В сдвиговом регистре, в соответствии с настоящим изобретением, возможно, чтобы схема И-НЕ была составлена из множества транзисторов с р-каналом и множества транзисторов с n-каналом; и в схеме И-НБ рабочие характеристики каждого из множества транзисторов с р-каналом были выше, чем характеристики каждого из множества транзисторов с n-каналом.

В сдвиговом регистре, в соответствии с настоящим изобретением, возможно, чтобы схема ИЛИ-НЕ была составлена из множества транзисторов с р-каналом и множества транзисторов с n-каналом; и в схеме И-НЕ рабочие характеристики каждого из множества транзисторов с n-каналом были выше, чем характеристики каждого из множества транзисторов с р-каналом.

В сдвиговом регистре, в соответствии с настоящим изобретением, становится возможным, чтобы как сигнал установки, так и сигнал сброса были активными перед окончанием одновременного выбора; и после окончания одновременного выбора, сигнал установки становился неактивным прежде чем сигнал сброса станет неактивным.

В сдвиговом регистре, в соответствии с настоящим изобретением, становится возможным, чтобы триггер имел вывод установки и вывод сброса, как его входные выводы, но не имел других выводов, используемых в качестве его входных выводов.

В сдвиговом регистре, в соответствии с настоящим изобретением, возможно, чтобы триггер включал в себя первую схему КМОП, имеющую первый транзистор с р-каналом и второй транзистор с n-каналом, вывод затвора первого транзистора с р-каналом соединен с электродом затвора второго транзистора с n-каналом, и вывод стока первого транзистора с р-каналом соединен с электродом стока второго транзистора с n-каналом, вторую схему КМОП, имеющую третий транзистор с р-каналом и четвертый транзистор с n-каналом, вывод затвора третьего транзистора с р-каналом соединен с электродом затвора четвертого транзистора с n-каналом, и вывод стока третьего транзистора с р-каналом соединен с электродом стока четвертого транзистора с n-каналом, транзистор установки, вывод установки и вывод сброса, и первый выходной вывод, и второй выходной вывод; сторона затвора первой схемы КМОП, сторона стока второй схемы КМОП и первый выходной вывод соединены друг с другом, и сторона затвора второй схемы КМОП, сторона стока первой схемы КМОП и второй выходной вывод соединены друг с другом; и транзистор установки имеет (i) вывод затвора, который соединен с выводом установки, (ii) вывод истока, который соединен с выводом сброса, и (iii) вывод стока, который соединен с первым выходным выводом.

В сдвиговом регистре в соответствии с настоящим изобретением возможно, чтобы транзистор установки представлял собой транзистор с р-каналом; и сигнал установки имел (i) первый электрический потенциал, когда сигнал установки неактивен или (ii) второй электрический потенциал, когда сигнал установки является активным, второй электрический потенциал ниже, чем первый электрический потенциал. Сдвиговый регистр, в соответствии с настоящим изобретением может дополнительно включать в себя транзистор сброса, который имеет (i) вывод затвора, соединенный с выводом сброса, (ii), вывод истока, соединенный с первой линией источника питания, и (iii), вывод стока, соединенный со вторым выходным выводом. Сдвиговый регистр, в соответствии с настоящим изобретением может дополнительно включать в себя, по меньшей мере, один из транзистора высвобождения, который имеет (i) вывод затвора, соединенный с выводом сброса, (ii), вывод истока, соединенный со второй линией источника питания, и (iii) вывод стока, соединенный с выводом истока второго транзистора; и транзистор высвобождения, который имеет (i) вывод затвора, соединенный с выводом установки, (ii) вывод истока, соединенный со второй линией источника питания, и (iii) вывод стока, соединенный с выводом истока четвертого транзистора.

Схема управления дисплеем, в соответствии настоящим изобретением, включает в себя описанный выше сдвиговый регистр.

Схема управления дисплеем, в соответствии настоящим изобретением, включает в себя сдвиговый регистр (который автоматически сбрасывается), сигнал тактовой частоты является фиксировано активным, в то время как выполняют одновременный выбор.

Панель отображения, в соответствии с настоящим изобретением, включает в себя схему управления дисплеем и схему пикселей, схема управления дисплеем и схема пикселей сформированы монолитно.

Устройство отображения, в соответствии с настоящим изобретением, включает в себя описанный выше сдвиговый регистр.

Схема управления дисплеем, в соответствии с настоящим изобретением, включает в себя сдвиговый регистр, схема управления дисплеем, используемая в устройстве. отображения, имеющем электрод пикселя, соединенный с линией сигнала данных и линией сигнала развертки через элемент переключения, устройство отображения подает в линию конденсатора удержания сигнал модуляции в соответствии с полярностью потенциала сигнала, записанного в электрод пикселя, электрод пикселя и линия конденсатора удержания формируют между собой конденсатор.

В схеме управления дисплеем, в соответствии настоящим изобретением, возможно, чтобы схема удержания, которая принимает целевой сигнал удержания, была предусмотрена для каскада, схема (i) удержания, принимающая целевой сигнал удержания, когда сигнал управления, генерируемый в каскаде, становится активным и затем (ii) удерживающая целевой сигнал удержания; и выход каскада подают в линию сигнала развертки, соединенную с пикселем, соответствующим каскаду, и выход схемы удержания, предусмотренный для этого каскада, подают, как сигнал модуляции, в предшествующую линию конденсатора удержания, формирующую конденсатор с электродом пикселя для пикселя, соответствующего каскаду, после которого следует этот каскад.

В схеме управления дисплеем, в соответствии с настоящим изобретением, становится возможным, чтобы схема удержания, которая принимает целевой сигнал удержания, была предусмотрена для каскада; схема (i) удержания принимает целевой сигнал удержания, когда сигнал управления, генерируемый в каскаде, становится активным, и затем (ii) удерживает целевой сигнал удержания; вывод схемы удержания подают как сигнал модуляции в линию конденсатора удержания; и сигнал управления, генерируемый в каскаде, становится активным до ближайшего периода вертикальной развертки отображаемого видеоизображения.

В схеме управления дисплеем, в соответствии с настоящим изобретением, возможно, чтобы полярность электрического потенциала сигнала, подаваемого в линию сигнала данных, была инвертирована через каждое множество периодов горизонтальной развертки.

В схеме управления дисплеем, в соответствии с настоящим изобретением, становится возможным, чтобы схема удержания, которая принимает целевой сигнал удержания, была предусмотрена для каскада; логическая схема принимает (i) выходной сигнал каскада и (ii) выходной сигнал следующего каскада, следующего после данного каскада, и схема удержания, которая предусмотрена для каскада (i), принимает целевой сигнал удержания, когда выход логической схемы становится активным, и затем (ii) удерживает целевой сигнал удержания; выходной сигнал каскада подают в линию сигнала развертки, соединенную с пикселем, соответствующим каскаду, и выход схемы удержания подают как сигнал модуляции в линии конденсатора удержания, формирующей конденсатор с электродом пикселя, для пикселя, соответствующего каскаду; и фаза целевого сигнала удержания, которую подают в одну из схем удержания, отличается от целевого сигнала удержания, который подают в другую одну из схем удержания.

В схеме управления дисплеем, в соответствии с настоящим изобретением, становится возможным, чтобы схема удержания, которая принимает целевой сигнал удержания, была предусмотрена для каскада, схема (i) удержания принимает целевой сигнал удержания, когда сигнал управления, генерируемый в каскаде, становится активным, и затем (ii) удерживает целевой сигнал удержания; выходной сигнал каскада подают в линию сигнала развертки, соединенную с пикселем, соответствующим каскаду, и выход схемы удержания, предусмотренный для каскада, подают как сигнал модуляции в предыдущую линию конденсатора удержания, формирующую конденсатор с электродом пикселя для пикселя, соответствующего предыдущему каскаду, после которого следует данный каскад; и фаза целевого сигнала удержания, которую подают в одну из схем удержания, отличается от фазы целевого сигнала удержания, которую подают в другие схемы удержания.

Схема управления дисплеем, в соответствии с настоящим изобретением, может иметь первый режим, в котором полярность электрического потенциала сигнала, подаваемого в линию сигнала данных, инвертируется каждый n период (периодов) горизонтальной развертки (n представляет собой натуральное число); и второй режим, в котором полярность электрического потенциала сигнала, подаваемого в линию сигнала данных, инвертируют каждый m период (периодов) горизонтальной развертки (m представляет собой натуральное число, отличающееся от n), схема управления дисплеем переключается между первым режимом и вторым режимом.

В схеме управления дисплеем, в соответствии с настоящим изобретением, становится возможным, чтобы целевой сигнал удержания, который подают в первую группу схем удержания, имел первую фазу; и другой целевой сигнал удержания, который подают во вторую группу схем удержания, имел вторую фазу, первую фазу и вторую фазу устанавливают в соответствии с тем, находится ли схема управления дисплеем в первом режиме или во втором режиме.

Настоящее изобретение не ограничивается вариантами осуществления, но может изменяться соответствующим образом на основе известной технологии или общего технического знания. Вариант осуществления, выведенный из соответствующей комбинации таких изменений, также охвачен техническим объемом настоящего изобретения. Кроме того, эффекты и функции, и т.п., описанные в вариантах осуществления, представляют собой просто примеры.

Промышленная применимость

Сдвиговый регистр, в соответствии с настоящим изобретением, пригоден для использования в схемах управления различного типа, в частности как схема управления устройства жидкокристаллического дисплея.

Список номеров ссылочных позиций

3а-3h: Устройство жидкокристаллического дисплея

ASW1-ASW12, и asw: Аналоговый переключатель

SR: Сдвиговый регистр

SRi: i-ый каскад сдвигового регистра

DCC: Схема управления дисплеем

GD: Схема управления затвором

SD: Схема управления истоком

G-CsD: Схема управления затвором Cs

DAR: Блок дисплея

Gn: Линия сигнала развертки

CSn: Линия конденсатора удержания

PIXn: Пиксель

CSLi: Схема D-защелки, предусмотренная для i-ого каскада сдвигового регистра

FF: Триггер

ST: Транзистор установки (входной транзистор)

RT: Транзистор сброса (входной транзистор)

LRT: Транзистор высвобождения защелки

LC: Схема защелки

POL: Сигнал полярности (данных)

CMI1, CMI2: сигнал инверсии CS