двоичный сумматор

Формула изобретения

Двоичный сумматор, содержащий восемь элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и восемь элементов И, у которых первый и второй входы i-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с первым и вторым входами i-го элемента И, отличающийся тем, что в него дополнительно введены пять элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и два элемента И, причем первый и второй входы j-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с первым и вторым входами j-го элемента И, первый, второй входы k-го и первый, второй входы m-го элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с выходами (k-4)-го элемента И, (k-3)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и выходами (m-3)-го элемента И, (m-2)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый, второй входы q-го (q {10,12}) и первый, второй входы одиннадцатого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с выходами (q-2)-го элемента И, (q-1)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и выходами девятого элемента И, тринадцатого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а первый, второй входы тринадцатого и первый, второй входы r-го элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с выходами седьмого, четвертого элементов И и r-м, (4+r)-м входами двоичного сумматора, первый, второй, третий, четвертый и пятый выходы которого образованы соответственно выходами первого, пятого, восьмого, десятого и двенадцатого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ.

Описание изобретения к патенту

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны двоичные сумматоры (см., например, рис.6.966 на стр.525 в книге Пухальский Г.И., Новосельцева Т.Я. Цифровые устройства: Учеб. пособие для втузов. - СПб.: Политехника, 1996 г.), которые выполняют сложение одноразрядных двоичных чисел, задаваемых двоичными сигналами.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных двоичных сумматоров, относятся неоднородный аппаратурный состав, образованный логическими элементами трех типов, и ограниченные функциональные возможности, обусловленные тем, что не выполняется сложение четырехразрядных двоичных чисел.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип двоичный сумматор (рис.6.97 на стр.525 в книге Пухальский Г.И., Новосельцева Т.Я. Цифровые устройства: Учеб. пособие для втузов. - СПб.: Политехника, 1996 г.), который содержит логические элементы и формирует двоичный код s₄ s₃s₂s₁s₀ суммы S двух четырехразрядных двоичных чисел X=x₃x₂ x₁x₀, Y=y₃y₂y ₁y₀, задаваемых двоичными сигналами х₀ , ,х₃, y₀, ,у₃ {0,1} так, что х₀, y₀ и х₃ , y₃ есть младшие и старшие разряды соответственно.

При этом

где c₀=0;

.

Здесь символами , ·, обозначены операции ИСКЛЮЧАЮЩЕЕ ИЛИ, И, ИЛИ.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся неоднородный аппаратурный состав и низкое быстродействие, обусловленные соответственно тем, что прототип содержит логические элементы трех типов (элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, элементы И, элементы ИЛИ) и максимальное время задержки распространения сигнала в нем равно 9 _ЛЭ, где _ЛЭ есть время задержки логического элемента.

Техническим результатом изобретения является увеличение быстродействия и повышение однородности аппаратурного состава при сохранении функциональных возможностей прототипа.

Указанный технический результат при осуществлении изобретения достигается тем, что в двоичном сумматоре, содержащем восемь элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и восемь элементов И, у которых первый и второй входы i-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с первым и вторым входами i-го элемента И, особенность заключается в том, что в него дополнительно введены пять элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и два элемента И, причем первый и второй входы j-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с первым и вторым входами j-го элемента И, первый, второй входы k-го и первый, второй входы m-го элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с выходами (k-4)-го элемента И, (k-3)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и выходами (m-3)-го элемента И, (m-2)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый, второй входы q-го (g {10,12}) и первый, второй входы одиннадцатого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с выходами (q-2)-го элемента И, (g-1)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и выходами девятого элемента И, тринадцатого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а первый, второй входы тринадцатого и первый, второй входы r-го элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с выходами седьмого, четвертого элементов И и r-ым, (4+r)-ым входами двоичного сумматора, первый, второй, третий, четвертый и пятый выходы которого образованы соответственно выходами первого, пятого, восьмого, десятого и двенадцатого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ.

На чертеже представлена схема предлагаемого двоичного сумматора.

Двоичный сумматор содержит элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 1₁, ,1₁₃ и элементы И 2₁, ,2₁₀, причем первый и второй входы элемента 2_i соединены соответственно с первым и вторым входами элемента 1_k первый, второй входы элемента 1_k и первый, второй входы элемента 1_m соединены соответственно с выходами элементов 2_k-4 , 1_k-3 и 2_m-3, 1_m-2, первый, второй входы элемента 1_q(q {10,12}) и первый, второй входы элемента 1₁₁ соединены соответственно с выходами элементов 2_q-2 , 1_q-1 и 2₉, 1₁₃, а первый, второй входы элемента 1₁₃ и первый, второй входы элемента 1_r соединены соответственно с выходами элементов 2₇ , 2₄ и r-ым, (4+r)-ым входами двоичного сумматора, первый, второй, третий, четвертый и пятый выходы которого образованы соответственно выходами элементов 1₁ 1₅ , 1₈, 1₁₀ и 1₁₂.

Работа предлагаемого двоичного сумматора осуществляется следующим образом. На его первый, ,четвертый и пятый, ,восьмой входы подаются соответственно двоичные сигналы х₀, ,х₃ {0,1} и y₀, ,y₃ {0,1}. Тогда сигналы на выходах предлагаемого сумматора будут определяться выражениями

z₁=x ₀ y₀;

z₂=x₁ y₁ x₀y₀;

z₃ =x₂ y₂ x₁y₁ (x₁ y₁)x₀y₀;

z₄=x₃ y₃ x₂y₂ (x₂ y₂)x₁y₁ (x₂ y₂ x₁y₁)((x₁ y₁)x₀y₀)=

=x₃ y₃ x₂y₂ x₁x₂y₁ x₁y₁y₂ x₀x₁x₂y₀

x₀x₁y₀y₂ x₀x₂y₀y₁ x₀y₀y₁y₂;

z₅=x₃y₃ (x₃ y₃)x₂y₂ (x₃ y₃ x₂y₂)((x₂ y₂)x₁y₁)

(x₃ y₃ x₂y₂ (x₂ y₂)x₁y₁)((x₂ y₂ x₁y₁)((x₁ y₁)x₀y₀))=

=x₃y₃ x₂x₃y₂ x₂y₂y₃ x₁x₂x₃y₁ x₁x₂y₁y₃ x₁x₃y₁y₂

x₁y₁y₂y₃ x₀x₁x₂x₃y ₀ x₀x₁x₃y₀y ₂ x₀x₂x₃y₀y ₁

x₀x₁y₀y₂y ₃ x₀x₂y₀y₁y ₃ x₀x₃y₀y₁y ₂ x₀y₀y₁y₂y ₃.

Рассмотрим таблицу

xr-1	yr-1	cr-1	cr	xr-1yr-1 (xr-1 yr-1)cr-1
0	0	0	0	0
0	0	1	0	0
0	1	0	0	0
0	1	1	1	1
1	0	0	0	0
1	0	1	1	1
1	1	0	1	1
1	1	1	1	1

в которой значения c_r вычислены согласно (2). Из анализа таблицы следует, что c_r=x_r-1y_r-1 (x_r-1 y_r-1)c_-1. Подставляя последнее равенство в выражения (1), получим

s₀=x₀ y₀ 0=x₀ y₀;

s₁=x₁ y₁ c₁=x₁ y₁ x₀y₀;

s₂ =x₂ y₂ c₂=x₂ y₂ x₁y₁ (x₁ y₁)x₀y₀;

s₃=x₃ y₃ c₃=x₃ y₃ x₂y₂ (x₂ y₂)(x₁y₁ (x₁ y₁)x₀y₀)=

=x₃ y₃ x₂y₂ x₁x₂y₁ x₁y₁y₂ x₀x₁x₂y₀

x₀x₁y₀y₂ x₀x₂y₀y₁ x₀y₀y₁y₂;

s₄=c₄=x₃y₃ (x₃ y₃)(x₂y₂ (x₂ y₂)(x₁y₁ (x₁ y₁)x₀y₀))=

=x₃y₃ x₂x₃y₂ x₂y₂y₃ x₁x₂x₃y₁ x₁x₂y₁y₃ x₁x₃y₁y₂

x₁y₁y₂y₃ x₀x₁x₂x₃y ₀ x₀x₁x₂y₀y ₃ x₀x₁x₃y₀y ₂ x₀x₂x₃y₀y ₁

x₀x₁y₀y₂y ₃ x₀x₂y₀y₁y ₃ x₀x₃y₀y₁y ₂ x₀y₀y₁y₂y ₃.

Сравнив полученные соотношения с выражениями для z₁, ,z₅, имеем z₁=s₀, z ₂=s₁, z₃=s₂, z₄ =s₃, z₅=s₄. Таким образом, на выходах предлагаемого сумматора получим пятиразрядное двоичное число S=s₄s₃s₂s₁s ₀=X+Y, где Х=х₃х₂х₁х ₀, Y=y₃y₂y₁y₀ - четырехразрядные двоичные числа, задаваемые входными двоичными сигналами х₀, ,х₃, y₀, ,y₃ так, что х₀, y₀ и х₃, y₃ есть младшие и старшие разряды соответственно.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый двоичный сумматор формирует двоичный код суммы двух четырехразрядных двоичных чисел, задаваемых двоичными сигналами, и имеет более однородный по сравнению с прототипом аппаратурный состав и более высокое быстродействие, поскольку содержит логические элементы двух типов (элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, элементы И) и максимальное время задержки распространения сигнала в нем равно 5 т _ЛЭ, где _ЛЭ есть время задержки логического элемента.