Обнаружение ошибок, исправление ошибок, контроль: ..функциональное тестирование – G06F 11/26

Изобретение относится к испытательной технике и может быть использовано для диагностики функционирования и определения запасов надежности карт полупроводниковой памяти. Техническим результатом является обеспечение возможности определения запаса надежности тестируемого устройства. Система состоит из автомата управления, контроллера интерфейса Ethernet, оперативного запоминающего устройства, контроллера интерфейса карты полупроводниковой памяти, блока регистров управления, блока формирования и измерения временных параметров интерфейса карты памяти с разрешением 2,5 нс, умножителя частоты на основе фазовой автоподстройки частоты, блока управления устройством ввода и устройством индикации, блока приемопередатчика последовательного интерфейса, программируемой логической интегральной схемы, микросхемы приемопередатчика интерфейса Ethernet, вторичного источника питания, постоянной перепрограммируемой памяти, преобразователя уровня напряжения интерфейса карты памяти, тактового генератора 25 МГц, устройства ввода, устройства индикации, датчика температуры карты памяти, управляемого источника питания с выходным напряжением от 1 В до 5 В, датчика тока и контактного устройства для подключения карты полупроводниковой памяти. 1 ил.

Изобретение относится к области контрольно-вычислительной техники, предназначено для установки на летательные аппараты (ЛА) и может быть использовано для функционального диагностирования технического состояния авиационного оборудования. Техническим результатом является повышение эффективности диагностирования для построения логических выводов. В экспертную систему контроля введены блок толерантности (БТ), блок полноты вывода (БПВ), система контроля оборудования ЛА, содержащая подсистему информационных датчиков ЛА, связанных с сетью клеток локальной вычислительной сети (ЛВС), содержащей соединенные сеть клеток с сетью ядер 9, выходы которой связаны с входом входного блока 12, входами блока обучения 11 и блока толерантности (БТ) 13. Причем первый вход БТ 13 соединен с выходом сети ядер 9 ЛВС, второй вход БТ 13 связан с выходом процессора 16. Выход БТ 13 связан со вторым входом входного блока 12. Вход БПВ 21 соединен с выходом МЛВ 20, а первый выход БПВ 21 связан с первым входом блока принятия решений 17, а второй выход соединен с блоком объяснения 22, последовательно соединенным с блоком общения 18 и терминалом пользователя 14. 1 ил.

Изобретение относится к вычислительной технике. Технический результат заключается в обеспечении гарантированной записи серийного номера с этикетки через кабель и проводной интерфейс во внутреннюю память контроллера управления радиоэлектронных устройств (РЭУ) в процессе тестирования. Способ автоматизированной сериализации для массового производства РЭУ, в котором осуществляют: тестирование работы РЭУ по беспроводному интерфейсу выполняют на выделенном частотном канале с использованием технологического серийного номера; в процессе тестирования через беспроводной интерфейс в РЭУ записывают программу, с помощью которой проверяют установку запрета на чтение памяти программатором, причем при снятом запрете восстанавливают технологическую программу и прекращают процесс тестирования, а при установленном запрете заменяют технологическую программу на рабочую программу РЭУ по проводному или беспроводному интерфейсу; в случае успешного тестирования уменьшают предустановленное значение, записанное в памяти счетчика, маркируют корпус РЭУ штрихкодом и уникальным серийным номером со сквозной нумерацией, сканируют упомянутый штрихкод и записывают уникальный номер, связанный со штрихкодом, во внутреннюю память контроллера управления РЭУ по проводному интерфейсу, и переводят РЭУ на рабочий частотный канал. 2 н. и 1 з.п. ф-лы, 2 ил.

Изобретение относится к средствам построения модели состояния технического объекта. Техническим результатом является повышение качества контроля и управляемости сложных технических объектов. В способе получают электронные модели комплектующих элементов, представляющих технический объект, разрабатывают для каждого комплектующего элемента, на основе электронной модели, модель состояния комплектующего элемента, запоминают модели состояния комплектующих элементов технического объекта, создают электронную модель технического объекта на основании упомянутых моделей состояния комплектующих элементов, выявляют связи параметров моделей состояния комплектующих элементов, отвечающие состояниям нарушенного функционирования технического объекта, путем моделирования в созданной электронной модели технического объекта, запоминают перечень состояний нарушенного функционирования технического объекта и их причин в качестве модели нарушенного функционирования технического объекта. 3 н. и 12 з.п. ф-лы, 2 ил.

Изобретение относится к испытательной технике и может быть использовано для диагностики функционирования микросхем оперативной памяти во всех отраслях микроэлектроники и радиотехники. Техническим результатом является осуществление полного функционального контроля микросхем большой емкости, возможность проверки нескольких ОЗУ одновременно, сокращение времени испытаний, а также удешевление самой конструкции и снижение энергопотребления. Система содержит микроконтроллер с встроенной flash памятью и с двумя аналогово-цифровыми преобразователями (АЦП), преобразователь интерфейса USB в UART, генератор на 100 МГц, датчик температуры микроконтроллера, источники питания на 1,7 Вольт, 2,5 Вольт, 3,3 Вольт, 5,0 Вольт, блок выбора источника питания, блок измерения тока потребления, блок проверки контактирования выводов тестируемых микросхем ОЗУ, преобразователь уровня напряжения управляющих входов тестируемых микросхем ОЗУ, преобразователь уровня напряжения шины адреса тестируемых микросхем ОЗУ, персональный компьютер (ПК), блок питания, драйвер, компаратор, нагрузку для каждой из n линий шины данных тестируемых микросхем ОЗУ, m цифровых датчиков температуры микросхем ОЗУ, закрепленных на корпусе тестируемых микросхем ОЗУ. 3 ил.

Изобретение относится к области автоматики и цифровой вычислительной техники. Технический результат заключается в повышении тестопригодности логических преобразователей при проверке правильности их функционирования на предельной рабочей частоте. Способ тестопригодной реализации логических преобразователей включает первоначальное получение исходного математического описания рабочего закона функционирования n-входовых логических преобразователей в тестопригодном логическом базисе Жегалкина, разработку и реализацию структурной схемы логического преобразователя, определение количества и структуры n тестовых сигналов и структуры эталонного сигнала и их генерирование внешними техническими средствами, организацию с помощью дополнительного внешнего сигнала управления рабочего режима работы и режима тестирования логического преобразователя, причем в рабочем режиме k-аргументные функции И реализуют последовательными цепочками из (k-1) двухвходовых логических элементов И, каждый из которых в режиме тестирования электронно и одновременно достраивают до двухразрядных логических элементов равнозначности, которые реализуют k-разрядные логические функции равнозначности над входными аргументами, в качестве которых в режиме тестирования используют n тестовых М-последовательностей из одного и того же замкнутого класса. 2 ил.

Изобретение относится к цифровой вычислительной технике и может быть использовано в автоматизированных системах для контроля ЭВМ. Техническим результатом является возможность осуществления управления этим устройством и возможность его обслуживания (ремонта) самим пользователем. Устройство содержит блок коммутации, проверяемый микроконтроллер, блок постоянных запоминающих устройств проверяемого микроконтроллера, блок оперативных запоминающих устройств, ПЭВМ, управляющий микроконтроллер, блок 7 последовательного интерфейса, блок индикации, блок коммутации последовательного интерфейса, блок формирования сигнала начальной установки блока формирования адресов ПЗУ, блок формирования адресов ПЗУ проверяемого микроконтроллера, блок дешифрации управляющих сигналов, блок чтения данных, блок записи ОЗУ, блок констант доступа к памяти проверяемого микроконтроллера, блок формирования адресов проверяемого микроконтроллера, блок формирования сигнала начальной установки управляющего микроконтроллера, блок чтения ОЗУ, блок формирования адресов ОЗУ и шины питания. 3 ил.