Способы и устройства для обработки данных с воздействием на порядок их расположения или на содержание обрабатываемых данных: ...для сложения, для вычитания – G06F 7/50

ФУНКЦИОНАЛЬНАЯ СТРУКТУРА МЛАДШЕГО РАЗРЯДА СУММАТОРА fCD( )RU ДЛЯ АРГУМЕНТОВ СЛАГАЕМЫХ ±[1,2nj]f(2n) и ±[1,2mj]f(2n) ФОРМАТА "ДОПОЛНИТЕЛЬНЫЙ КОД RU" (ВАРИАНТЫ РУССКОЙ ЛОГИКИ)

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических процедур суммирования позиционных аргументов слагаемых ^±[^1,2n _j]f(2ⁿ) и ^±[ ^1,2m_j]f(2ⁿ). Техническим результатом является уменьшение аппаратурных затрат. В одном из вариантов сумматор реализован с использованием логических элементов, реализующих логические функции НЕ, И-НЕ. 5 н.п. ф-лы.

Изобретение относится к области вычислительной техники, автоматики и может использоваться в различных цифровых структурах и системах автоматического управления, передачи информации. Технический результат: создание устройства, в котором внутреннее преобразование информации производится в многозначной токовой форме сигналов, определяемое состоянием входных потенциальных двоичных сигналов, что в конечном итоге позволяет повысить быстродействие и создать элементную базу вычислительных устройств, работающих на принципах многозначной линейной алгебры. Для этого предложен одноразрядный полный сумматор с многозначным внутренним представлением сигналов, который содержит первый, второй и третий входные коммутаторы квантов тока I₀ с первым, вторым и третьим токовыми выходами, первый, второй и третий источники входных логических сигналов, управляющие состоянием соответствующих коммутаторов квантов тока I₀, первый и второй вспомогательные источники опорного тока, при этом в схему введены первое, второе и третье токовые зеркала, каждое из которых имеет по два инвертирующих идентичных токовых выхода, три дополнительных токовых зеркала. 1 з.п. ф-лы, 13 ил.

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных устройствах, а также в устройствах цифровой обработки сигналов и в криптографических приложениях. Техническим результатом является расширение функциональных возможностей за счет введения операции суммирования по модулю. Устройство содержит n-разрядный и (n+1)-разрядный сумматоры, мультиплексор и регистр. 1 ил.

Изобретение относится к вычислительной технике и предназначено для построения быстродействующих многооперандных параллельно-конвейерных сумматоров, для обработки массивов целых положительных чисел. Техническим результатом является повышение скорости вычисления. Способ содержит этапы, на которых параллельно подсчитывают количество единиц b_i (i=1, m) в m n-разрядных двоичных векторах, сдвигают двоичное число b₁ на один разряд вправо, суммируют с числом b₂, полученную сумму сдвигают на один разряд вправо и суммируют с числом b ₃. Аналогичным образом осуществляют сдвиг полученных сумм и суммирование их с последующими числами до получения суммы . При этом младший разряд числа b₁ является первым разрядом s₁ суммы, младший разряд каждой полученной суммы является i-ым разрядом s_i суммы. Выполняют сдвиг двоичного числа на один разряд вправо, и в случае, если , вычисление прекращают, иначе младший разряд является s_m+1-ым разрядом суммы, если , то выполняют сдвиг двоичного числа и полученное число является значениями старших разрядов искомой суммы, начиная с m+1 разряда. 1 ил.

Изобретение относится к вычислительной технике и предназначено для построения быстродействующих многооперандных параллельно-конвейерных сумматоров для обработки массивов целых положительных чисел. Техническим результатом является повышение быстродействия за счет параллельно-конвейерного выделения бит переносов разрядного среза слагаемых в следующий разрядный срез и формирования разрядов искомой суммы каждый такт работы устройства. Однородная вычислительная среда обеспечивает параллельно-конвейерное сложение m n-разрядных операндов и состоит из одинаковых ячеек, выполненных из двух двухвходовых элементов И, двух двухвходовых элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, двухвходового элемента ИЛИ, элемента НЕ, трех информационных триггеров, при этом количество столбцов в однородной вычислительной среде равно p, где p=log₂ m, а количество ячеек в j-м столбце равно m/2^j. 4 ил.

ФУНКЦИОНАЛЬНАЯ СТРУКТУРА ВТОРОГО МЛАДШЕГО РАЗРЯДА, АКТИВИЗИРУЮЩАЯ РЕЗУЛЬТИРУЮЩИЙ АРГУМЕНТ (2Smin+1)f(2n) "УРОВНЯ 2" И (1Smin+1)f(2n) "УРОВНЯ 1" СУММАТОРА fCD( )RU ДЛЯ АРГУМЕНТОВ СЛАГАЕМЫХ ±[1,2nj]f(2n) И ±[1,2mj]f(2n) ФОРМАТА "ДОПОЛНИТЕЛЬНЫЙ КОД RU" (ВАРИАНТЫ РУССКОЙ ЛОГИКИ)

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнении арифметических процедур суммирования позиционных аргументов слагаемых. Техническим результатом является повышение быстродействия. В одном из вариантов изобретения сумматор реализован на логических элементах НЕ, ИЛИ, И, И-НЕ, ИЛИ-НЕ. 4 н.п. ф-лы.

ФУНКЦИОНАЛЬНАЯ ВТОРАЯ ВХОДНАЯ СТРУКТУРА УСЛОВНО РАЗРЯДА "j" СУММАТОРА fCD( )RU С МАКСИМАЛЬНО МИНИМИЗИРОВАННЫМ ТЕХНОЛОГИЧЕСКИМ ЦИКЛОМ t ДЛЯ АРГУМЕНТОВ СЛАГАЕМЫХ ±[1,2nj]f(2n) И ±[1,2mj]f(2n) ФОРМАТА "ДОПОЛНИТЕЛЬНЫЙ КОД RU" С ФОРМИРОВАНИЕМ ПРОМЕЖУТОЧНОЙ СУММЫ ±[1,2Sj]1 d1/dn ВТОРОГО СЛАГАЕМОГО В ТОМ ЖЕ ФОРМАТЕ (ВАРИАНТЫ РУССКОЙ ЛОГИКИ)

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнении арифметических процедур суммирования позиционных аргументов слагаемых. Техническим результатом является повышение быстродействия процесса преобразования аргументов во входной структуре сумматора. В одном из вариантов изобретения условно «j»-й разряд входной функциональной структуры сумматора реализован с использованием логических элементов И-НЕ, ИЛИ-НЕ, И, ИЛИ, НЕ. 9 н.п. ф-лы, 1 прилож.

ФУНКЦИОНАЛЬНАЯ ПЕРВАЯ ВХОДНАЯ СТРУКТУРА УСЛОВНО "j" РАЗРЯДА СУММАТОРА fCD( )RU С МАКСИМАЛЬНО МИНИМИЗИРОВАННЫМ ТЕХНОЛОГИЧЕСКИМ ЦИКЛОМ t ДЛЯ АРГУМЕНТОВ СЛАГАЕМЫХ ±[1,2nj]f(2n) И ±[1,2mj]f(2n) ФОРМАТА "ДОПОЛНИТЕЛЬНЫЙ КОД RU" С ФОРМИРОВАНИЕМ ПРОМЕЖУТОЧНОЙ СУММЫ (2Sj)1 d1/dn "УРОВНЯ 2" И (1Sj)1 d1/dn "УРОВНЯ 1" ПЕРВОГО СЛАГАЕМОГО В ТОМ ЖЕ ФОРМАТЕ (ВАРИАНТЫ РУССКОЙ ЛОГИКИ)

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнении арифметических процедур суммирования. Техническим результатом является повышение быстродействия процесса преобразования аргументов во входной структуре сумматора. В одном из вариантов изобретения условно «j» разряд входной функциональной структуры сумматора реализован с использованием логических элементов И, ИЛИ, НЕ, И-НЕ, ИЛИ-НЕ. 9 н.п. ф-лы.

ФУНКЦИОНАЛЬНАЯ ВЫХОДНАЯ СТРУКТУРА УСЛОВНО РАЗРЯДА "j" СУММАТОРА fCD( )RU С МАКСИМАЛЬНО МИНИМИЗИРОВАННЫМ ТЕХНОЛОГИЧЕСКИМ ЦИКЛОМ t ДЛЯ ПРОМЕЖУТОЧНЫХ АРГУМЕНТОВ СЛАГАЕМЫХ (2Sj)2 d1/dn "УРОВНЯ 2" И (1Sj)2 d1/dn "УРОВНЯ 1" ВТОРОГО СЛАГАЕМОГО И ПРОМЕЖУТОЧНЫХ АРГУМЕНТОВ (2Sj)1 d1/dn "УРОВНЯ 2" И (1Sj)1 d1/dn "УРОВНЯ 1" ПЕРВОГО СЛАГАЕМОГО ФОРМАТА "ДОПОЛНИТЕЛЬНЫЙ КОД RU" С ФОРМИРОВАНИЕМ РЕЗУЛЬТИРУЮЩИХ АРГУМЕНТОВ СУММЫ (2Sj)f(2n) "УРОВНЯ 2" И (1Sj)f(2n) "УРОВНЯ 1" В ТОМ ЖЕ ФОРМАТЕ (ВАРИАНТЫ РУССКОЙ ЛОГИКИ)

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнении арифметических процедур суммирования. Техническим результатом является повышение быстродействия процесса преобразования аргументов в выходной структуре сумматора. В одном из вариантов изобретения условно «j» разряд выходной функциональной структуры сумматора реализован с использованием логических элементов И, ИЛИ. 5 н.п. ф-лы.

Изобретение относится к вычислительной технике и может быть использовано при построении многоразрядных быстродействующих сумматоров и АЛУ. Техническим результатом является повышение надежности и уменьшение габаритов устройства. Сумматор содержит восемь полевых транзисторов Р-типа, восемь полевых транзисторов N-типа, входы слагаемых А и В, вход переноса C_IN, три инвертора, двухвходовой логический элемент ИСКЛЮЧАЮЩЕЕ-ИЛИ, выводы питания высокого и низкого уровней напряжения. 1 ил., 1 табл.

Изобретение относится к техническим средствам информатики и вычислительной техники и может быть использовано в высокоскоростных арифметико-логических устройствах или в качестве самостоятельного вычислительного элемента в гибридных вычислительных системах в качестве ускорителя арифметических вычислений. Техническим результатом является увеличение реконфигурируемости вычислительного конвейера и возможность адаптации вычислительной системы под структуру решаемой задачи. Конвейер содержит счетное поле, состоящее из вычислительных ячеек, образующих матрицу из m-строк и k-столбцов, при этом вычислительная ячейка содержит 2 мультиплексора, 3 блока программируемых задержек, блок арифметического оператора, блок управления знаком и блок конфигурационной памяти. 3 ил.

Изобретение относится к вычислительной технике и может быть использовано при построении надежных, портативных, многоразрядных, быстродействующих сумматоров и АЛУ. Технический результат заключается в повышении надежности и уменьшении массогабаритных показателей. Сумматор содержит: полевые транзисторы P-типа с первого по восьмой, N-типа с девятого по шестнадцатый, входы слагаемых А и В, вход переноса C_IN, двухвходовой логический элемент ИСКЛЮЧАЮЩЕЕ-ИЛИ-НЕ и двухвходовой логический элемент ИСКЛЮЧАЮЩЕЕ-ИЛИ, выводы питания высокого и низкого уровней напряжения, первый инвертор, второй инвертор. 1 ил., 1 табл.

Изобретение относится к области обработки информации и может быть использовано в вычислительной технике, системах коммуникации и защиты информации от несанкционированного доступа. Техническим результатом является упрощение устройства при сохранении высокой скорости выполнения операции. Устройство содержит n=2 ^k бинарных входов битов строки данных, где k-целое положительное число, n выходов значений порядковых номеров битов с высоким логическим уровнем в строке данных, выход POPCNT числа битов с высоким логическим уровнем в строке данных, n элементов логического умножения, каждый из которых имеет выход Y, первый вход X1 и второй бинарный вход Х2, и формирует на выходе Y результат умножения данных на входах X1 и Х2, вычислительные блоки М_ij , содержащие сумматоры и образующие пирамидальную структуру с k уровнями обработки, где индекс j меняется от 1 до k=log ₂n и указывает номер уровня обработки, а индекс i меняется от 1 до 2^j-1 и указывает номер блока на уровне. 6 з.п. ф-лы, 7 ил.

ФУНКЦИОНАЛЬНАЯ СТРУКТУРА ЛОГИКО-ДИНАМИЧЕСКОГО ПРОЦЕССА ПАРАЛЛЕЛЬНО-ПОСЛЕДОВАТЕЛЬНОЙ СКВОЗНОЙ АКТИВИЗАЦИИ fi( «+1/-1»)k НЕАКТИВНЫХ АРГУМЕНТОВ "0" ВТОРОЙ ПРОМЕЖУТОЧНОЙ СУММЫ [S2 i]f(2n) В ПРОЦЕДУРЕ СУММИРОВАНИЯ ПОЗИЦИОННЫХ АРГУМЕНТОВ СЛАГАЕМЫХ [ni]f(2n) И [mi]f(2n) (ВАРИАНТЫ РУССКОЙ ЛОГИКИ)

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических процедур суммирования позиционных аргументов аналоговых сигналов слагаемых [n_i]f(2ⁿ) и [m_i ]f(2ⁿ) с применением арифметических аксиом троичной системы счисления f(+1,0,-1). Техническим результатом является повышение быстродействия суммирования. В одном из вариантов функциональная структура выполнена с использованием логических элементов ИЛИ. 6 н.п. ф-лы.

ФУНКЦИОНАЛЬНАЯ СТРУКТУРА ЛОГИКО-ДИНАМИЧЕСКОГО ПРОЦЕССА ПОСЛЕДОВАТЕЛЬНОЙ СКВОЗНОЙ АКТИВИЗАЦИИ НЕАКТИВНЫХ АРГУМЕНТОВ "0" ВТОРОЙ ПРОМЕЖУТОЧНОЙ СУММЫ +[S2 i]f(&)-И В СУММАТОРЕ f( ) ПРИ ПРЕОБРАЗОВАНИИ ПОЗИЦИОННЫХ АРГУМЕНТОВ СЛАГАЕМЫХ [ni]f(2n) И [mi]f(2n) (ВАРИАНТЫ)

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств для выполнения арифметических процедур суммирования позиционных аргументов [n_i]f(2ⁿ) и [m_i]f(2ⁿ ). Техническим результатом является повышение быстродействия суммирования. В одном из вариантов функциональная структура реализована с использованием логических элементов И, ИЛИ. 5 н.п. ф-лы.

Изобретение относится к вычислительной технике и может быть использовано при построении надежных, портативных, многоразрядных, быстродействующих сумматоров и АЛУ. Технический результат заключается в повышении надежности и уменьшении массогабаритных показателей. Одноразрядный двоичный сумматор содержит полевые транзисторы Р-типа с первого по девятый, N-типа с десятого по восемнадцатый, входы слагаемых А и В, вход переноса C_IN , выводы питания высокого и низкого уровней напряжения, первый инвертор, выход которого является выходом сигнала переноса С _OUT, второй инвертор, выход которого является выходом результата сложения S, третий инвертор и двухвходовый логический элемент ИСКЛЮЧАЮЩЕЕ-ИЛИ-НЕ. 1 ил., 1 табл.

СПОСОБ РЕАЛИЗАЦИИ ЛОГИЧЕСКОГО СУММИРОВАНИЯ ПОЗИЦИОННЫХ АРГУМЕНТОВ АНАЛОГОВЫХ СИГНАЛОВ СЛАГАЕМЫХ [ni]f(2n) И [mi]f(2n) ЧАСТИЧНЫХ ПРОИЗВЕДЕНИЙ В ПРЕДВАРИТЕЛЬНОМ СУММАТОРЕ f [ni]&[mi](2n) ПАРАЛЛЕЛЬНО-ПОСЛЕДОВАТЕЛЬНОГО УМНОЖИТЕЛЯ f ( ) С ПРИМЕНЕНИЕМ ПРОЦЕДУРЫ ДВОЙНОГО ЛОГИЧЕСКОГО ДИФФЕРЕНЦИРОВАНИЯ d/dn+ И d/dn- ПРОМЕЖУТОЧНЫХ СУММ И ФОРМИРОВАНИЕМ РЕЗУЛЬТИРУЮЩЕЙ СУММЫ [Si]f(2n) В ПОЗИЦИОННОМ ФОРМАТЕ (РУССКАЯ ЛОГИКА)

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических операций логического суммирования позиционных аргументов аналоговых сигналов [n_i]f(2ⁿ ) и [m_i]f(2ⁿ) с применением арифметических аксиом троичной системы счисления f(+1,0,-1). Техническим результатом является повышение быстродействия суммирования. Способ заключается в следующем: формируют первую и вторую промежуточные суммы посредством логических элементов ИЛИ и И, а последующий процесс преобразования аргументов выполняют в два этапа, на «Первом этапе» выполняют сквозную активизацию не активных аргументов второй промежуточной суммы с последующим логическим дифференцированием только положительных результирующих аргументов и условно отрицательный аргумент этой процедуры включают в структуру условно отрицательных аргументов результата сквозной активизации не активных аргументов второй промежуточной суммы, посредством которых выполняют удаление соответствующих активных аргументов в структуре первой промежуточной суммы, формируют третью позиционно-знаковую промежуточную сумму, в которой активизируют очередные не активные аргументы после первого активного условно отрицательного аргумента в младшем разряде и формируют четвертую промежуточную сумму «Второго этапа» преобразования аргументов, в котором логически дифференцируют условно отрицательные аргументы с формированием только положительного аргумента этой процедуры и включают в результирующую структуру аргументов суммы, при этом на «Втором этапе» преобразования аргументов логически дифференцируют аргументы второй промежуточной суммы и положительным аргументом локального переноса этой процедуры исключают активизацию не активных аргументов третьей промежуточной суммы, а условно отрицательным аргументом локального переноса этой процедуры из результирующей структуры аргументов суммы исключают активный положительный аргумент третьей промежуточной суммы и формируют результирующую сумму аналоговых сигналов в позиционном формате.

Изобретение относится к вычислительной технике, в частности к устройствам обработки данных, и может быть использовано для построения средств автоматики, функциональных узлов систем управления. Техническим результатом является уменьшение аппаратных затрат, увеличение быстродействия устройства, расширение функциональных возможностей. Устройство содержит блок управляемой инверсии, состоящий из n-элементов ИСКЛЮЧАЮЩЕЕ ИЛИ (n - количество разрядов входного числа), элементы ИЛИ и модули, состоящие из элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и элемента И, которые объединены в группы, состоящие из ярусов, и объединены в k-каскадов (k=]log₂n[), так, что каждый i-й каскад содержит g(i)=n/2ⁱ групп (i=1, , k), каждая группа i-го каскада разделена на j ярусов (j=1, , i), при этом первый ярус каждой группы i-го каскада содержит i модулей, а каждый j-й ярус каждой группы i-го каскада (j=2, , i,) содержит (i-j) модулей и элемент ИЛИ. 1 ил., 3 табл.

Изобретение относится к вычислительной технике и может быть использовано при построении многоразрядных быстродействующих сумматоров и АЛУ. Техническим результатом является повышение надежности и уменьшение габаритов сумматора. Устройство содержит полевые транзисторы P-типа с первого по девятый, полевые транзисторы N-типа с десятого по восемнадцатый, входы слагаемых A и B, вход переноса C_IN, выводы питания высокого и низкого уровней напряжения, первый инвертор, выход которого является выходом сигнала переноса C_OUT, второй инвертор, выход которого является выходом результата сложения S, третий инвертор и двухвходовой логический элемент ИСКЛЮЧАЮЩЕЕ-ИЛИ. 1 ил., 1 табл.

Изобретение относится к вычислительной технике и может быть использовано при построении многоразрядных быстродействующих сумматоров и АЛУ. Техническим результатом является повышение надежности и снижение габаритов устройства. Устройство содержит девять полевых транзисторов Р-типа, девять полевых транзисторов N-типа, двухвходовой логический элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, двухвходовой логический элемент ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ, выводы питания для подачи напряжения высокого и низкого уровней, два инвертора. 1 ил., 1 табл.

СПОСОБ ЛОГИКО-ДИНАМИЧЕСКОГО ПРОЦЕССА ПРЕОБРАЗОВАНИЯ ПОЗИЦИОННЫХ УСЛОВНО ОТРИЦАТЕЛЬНЫХ АРГУМЕНТОВ АНАЛОГОВЫХ СИГНАЛОВ «-»[ni]f(2n) В ПОЗИЦИОННО-ЗНАКОВУЮ СТРУКТУРУ АРГУМЕНТОВ «±»[ni]f(-1+1,0, +1) "ДОПОЛНИТЕЛЬНЫЙ КОД" С ПРИМЕНЕНИЕМ АРИФМЕТИЧЕСКИХ АКСИОМ ТРОИЧНОЙ СИСТЕМЫ СЧИСЛЕНИЯ f(+1,0,-1) (ВАРИАНТЫ РУССКОЙ ЛОГИКИ)

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических процедур над входными условно отрицательными аргументами аналоговых сигналов «-»[n_i]f(2ⁿ ) и преобразовании их в позиционно-знаковую структуру аргументов «±»[n_i]f(-1+1,0, +1) «дополнительный код» с применением арифметических аксиом троичной системы счисления f(+1,0,-1) для последующего суммирования с другими аргументами аналоговых сигналов слагаемых в позиционном формате. Техническим результатом является повышение быстродействия функциональной структуры преобразователя за счет сокращения технологического цикла формирования результирующей позиционно-знаковой структуры аргументов «±»[n _i]f(-1+1,0, +1). 2 н.п. ф-лы.

ФУНКЦИОНАЛЬНАЯ СТРУКТУРА СУММАТОРА fi( ) УСЛОВНО "i" РАЗРЯДА ЛОГИКО-ДИНАМИЧЕСКОГО ПРОЦЕССА СУММИРОВАНИЯ ПОЗИЦИОННЫХ АРГУМЕНТОВ СЛАГАЕМЫХ [ni]f(2n) и [mi]f(2n) С ПРИМЕНЕНИЕМ АРИФМЕТИЧЕСКИХ АКСИОМ ТРОИЧНОЙ СИСТЕМЫ СЧИСЛЕНИЯ f(+1,0,-1) (ВАРИАНТЫ РУССКОЙ ЛОГИКИ)

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических процедур суммирования позиционных аргументов аналоговых сигналов слагаемых [n_i]f(2ⁿ) и [m_i ]f(2ⁿ) с применением арифметических аксиом троичной системы счисления f(+1,0,-1). Техническим результатом предложенного изобретения является сокращение технологического цикла преобразования аргументов слагаемых [nⁱ]f(2ⁿ) и [m _i]f(2ⁿ) в функциональной структуре сумматора f_i( ) условно «i» разряда. Предложенные различные варианты функциональной структуры сумматора за счет введенных дополнительных логических функций и предложенных выполнений функциональных связей позволяют существенно повысить его быстродействие. 5 н.п. ф-лы.

Изобретение относится к вычислительной технике и может быть использовано при построении многоразрядных быстродействующих сумматоров и АЛУ. Техническим результатом является повышение быстродействия формирования сигнала переноса за счет уменьшения емкостных нагрузок в цепи прохождения сигнала от входа переноса C_IN до выхода C_OUT. Устройство содержит 10 полевых транзисторов Р-типа проводимости, 10 полевых транзисторов N-типа проводимости, входы слагаемых А и В, вход переноса C _IN, выводы питания высокого и низкого уровней напряжения, первый инвертор, выход которого является выходом сигнала переноса C_OUT, второй инвертор, выход которого является выходом результата сложения S, двухвходовой логический элемент И-НЕ и двухвходовой логический элемент ИЛИ-НЕ. 1 ил., 1 табл.

Изобретение относится к вычислительной технике и может быть использовано при построении многоразрядных быстродействующих сумматоров и АЛУ. Техническим результатом является повышение быстродействия формирования сигнала переноса за счет уменьшения емкостных нагрузок в цепи прохождения сигнала от входа переноса C_IN до выхода результата сложения S. Устройство содержит 14 полевых транзисторов Р-типа проводимости, 14 полевых транзисторов N-типа проводимости, входы слагаемых А и В, вход переноса C _IN, выводы питания высокого и низкого уровней напряжения, первый инвертор, выход которого является выходом сигнала переноса C_OUT, второй инвертор, выход которого является выходом результата сложения S. 1 ил., 1 табл.

Изобретение относится к области цифровой вычислительной техники и может быть использовано в процессорах ЭВМ и в устройствах цифровой автоматики. Технический результат - повышение быстродействия выполнения операций при минимальных затратах оборудования. Указанный результат достигается за счет того, что устройство в каждом десятичном разряде содержит два RS-триггера (1, 2), логические элементы И (3-33, 48), логические элементы ИЛИ (34-47), логические элементы НЕ (49-53), матрицу сложения 54, одноразрядный трехвходовый сумматор 55, четыре входа управления (56-59). 2 н.п. ф-лы, 1 ил., 3 табл.

Изобретение относится к области цифровой вычислительной техники и может быть использовано в процессорных устройствах ЭВМ и устройствах цифровой автоматики. Техническим результатом является повышение быстродействия. Устройство содержит в каждом разряде два RS-триггера, восемь элементов И, четыре элемента ИЛИ, четыре элемента НЕ. 2 н.п. ф-лы, 1 ил., 2 табл.

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических операций суммирования частичных произведений в умножителе. Техническим результатом является повышение быстродействия. Каждый разряд устройства в первом варианте реализации содержит два логических элемента НЕ, три логических элемента И-НЕ, три логических элемент ИЛИ-НЕ. 2 н.п. ф-лы, 9 ил.

Изобретение относится к вычислительной технике и может быть использовано при построении многоразрядных быстродействующих сумматоров и АЛУ. Техническим результатом является повышение быстродействия формирования сигнала переноса на выходе С _OUT. Для этого сумматор содержит: полевые транзисторы первый, второй , двенадцатый 12 - первого типа проводимости, тринадцатый, четырнадцатый , двадцать четвертый - второго типа проводимости, входы слагаемых А и В, вход переноса С_IN, выводы питания первого 25 и второго 26 уровней напряжения, первый инвертор 27, выход которого является выходом сигнала переноса С_OUT , второй инвертор 28, выход которого является выходом результата сложения S, двухвходовой логический элемент И-НЕ 29 и двухвходовой логический элемент ИЛИ-НЕ 30. 1 табл., 1 ил.

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств для выполнения арифметических операций в позиционно-знаковых кодах. Техническим результатом является повышение быстродействия. Способ заключается в следующем: из входных аналоговых сигналов n _i и m_i в «i» разряде формируют аналоговые сигналы первой промежуточной логической суммы S¹ _i, посредством логических функций ИЛИ1 и второй промежуточной логической суммы S² _i, посредством логических функций И1, формируют положительный производный аналоговый сигнал +S³ _i посредством логической функции И2 из предварительно измененного функцией НЕ1 по уровню аналогового сигнала S ¹ _i и первой промежуточной суммы S¹ _i-1 «i-1» разряда, а условно отрицательный производный аналоговый сигнал -S³ _i формируют посредством логической функции И3 из аналогового сигнала S¹ _i и предварительно измененного функцией НЕ2 по уровню аналогового сигнала S¹ _i-1 первой промежуточной суммы S¹ _i-1 «i-1» разряда, аналоговый сигнал +S³ _i совмещают с аналоговым сигналом +S² _i посредством логической функции ИЛИ2 и выполняют изменение уровня аналогового сигнала результирующего аргумента +S*_i, что соответствует процедуре удаления активного логического нуля, который формируется, если совмещенный аналоговый сигнал +S*_i и условно отрицательный производный аналоговые сигналы -S³ _i принимают одновременно активные уровни аналогового сигнала, выполняют удаление активного уровня аналогового сигнала при совпадении условно отрицательного производного аналогового сигнала -S³ _i с аналоговым сигналом второй промежуточный суммы +S² _i. 5 ил.

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств для выполнения арифметических операций суммирования и вычитания в позиционно-знаковых кодах. Техническим результатом является упрощение функциональной структуры сумматора и повышение быстродействия. Каждый разряд сумматора выполнен в виде двух эквивалентных по структуре каналов - положительного и условно отрицательного, при этом, в одном из вариантов выполнения, i-ый разряд каждого канала содержит два логических элемента ИЛИ, два логических элемента И-НЕ, два логических элемента НЕ, логический элемент И. 2 н.п. ф-лы, 13 ил.