Способы и устройства для обработки данных с воздействием на порядок их расположения или на содержание обрабатываемых данных: .....в последовательно-параллельном режиме, т.е. один операнд вводится последовательно, а другой параллельно – G06F 7/527
Патенты в данной категории
СПОСОБ ФОРМИРОВАНИЯ АРГУМЕНТОВ АНАЛОГОВЫХ СИГНАЛОВ ЧАСТИЧНЫХ ПРОИЗВЕДЕНИЙ [ni]&[mj]f(h) CD АРГУМЕНТОВ МНОЖИМОГО ±[mj]f(2n) И АРГУМЕНТОВ МНОЖИТЕЛЯ ±[ni]f(2n) - "ДОПОЛНИТЕЛЬНЫЙ КОД" В ПИРАМИДАЛЬНОМ УМНОЖИТЕЛЕ f ( CD ) ДЛЯ ПОСЛЕДУЮЩЕГО ЛОГИЧЕСКОГО ДЕШИФРИРОВАНИЯ f1(CD ) И ФОРМИРОВАНИЯ РЕЗУЛЬТИРУЮЩЕЙ СУММЫ ±[S ]f(2n) - "ДОПОЛНИТЕЛЬНЫЙ КОД" (ВАРИАНТЫ РУССКОЙ ЛОГИКИ)
Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств для выполнения арифметической операции умножения аргументов множимого ±[mj]f(2n) и аргументов множителя ±[ni]f(2n) - «Дополнительный код». Техническим результатом является повышение быстродействия процесса преобразования аргументов частичных произведений. В одном из вариантов структура реализована с использованием логических элементов НЕ, ИЛИ-НЕ. 4 н.п. ф-лы. |
2481614 патент выдан: опубликован: 10.05.2013 |
|
СПОСОБ ЛОГИКО-ДИНАМИЧЕСКОГО ПРОЦЕССА ФОРМИРОВАНИЯ ИНФОРМАЦИОННЫХ АНАЛОГОВЫХ СИГНАЛОВ ЧАСТИЧНЫХ ПРОИЗВЕДЕНИЙ АРГУМЕНТОВ СОМНОЖИТЕЛЕЙ ±[ni] И ±[mj] - "ДОПОЛНИТЕЛЬНЫЙ КОД" УСЕЧЕННОЙ ПИРАМИДАЛЬНОЙ СТРУКТУРЫ УМНОЖИТЕЛЯ f ( ) ДЛЯ ПОСЛЕДУЮЩЕГО НАКАПЛИВАЮЩЕГО СУММИРОВАНИЯ В СУММАТОРЕ ±f1( ) И ФУНКЦИОНАЛЬНАЯ СТРУКТУРА ДЛЯ ЕГО РЕАЛИЗАЦИИ (ВАРИАНТЫ РУССКОЙ ЛОГИКИ)
Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств для выполнения арифметических операций умножения аргументов сомножителей. Техническим результатом является повышение быстродействия процесса преобразования аргументов при формировании результирующей суммы частичных произведений. В одном из вариантов структура реализована с использованием логических элементов И. 8 н.п. ф-лы. |
2475813 патент выдан: опубликован: 20.02.2013 |
|
СПОСОБ ФОРМИРОВАНИЯ АРГУМЕНТОВ АНАЛОГОВЫХ СИГНАЛОВ ЧАСТИЧНЫХ ПРОИЗВЕДЕНИЙ [ni]&[mj]f(h) CD АРГУМЕНТОВ СОМНОЖИТЕЛЕЙ ±[mj]f(2n) И ±[ni]f(2n) - "ДОПОЛНИТЕЛЬНЫЙ КОД" В ПИРАМИДАЛЬНОМ УМНОЖИТЕЛЕ f ( CD ) ДЛЯ ПОСЛЕДУЮЩЕГО ЛОГИЧЕСКОГО ДЕШИФРИРОВАНИЯ f1(CD ) И ФОРМИРОВАНИЯ РЕЗУЛЬТИРУЮЩЕЙ СУММЫ В ФОРМАТЕ ±[S ]f(2n) - "ДОПОЛНИТЕЛЬНЫЙ КОД" И ФУНКЦИОНАЛЬНАЯ СТРУКТУРА ДЛЯ ЕГО РЕАЛИЗАЦИИ (ВАРИАНТЫ РУССКОЙ ЛОГИКИ)
Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств для выполнения арифметических операций умножения аргументов ±[mj]f(2n) и ± [ni]f(2n) - «Дополнительный код». Техническим результатом является повышение быстродействия процесса преобразования аргументов частичных произведений в функциональных структурах умножителя. В одном из вариантов структура реализована с использованием логических элементов И. 4 н.п. ф-лы. |
2473955 патент выдан: опубликован: 27.01.2013 |
|
СПОСОБ ФОРМИРОВАНИЯ УПОРЯДОЧЕННЫХ ПОСЛЕДОВАТЕЛЬНОСТЕЙ АНАЛОГОВЫХ СИГНАЛОВ ЧАСТИЧНЫХ ПРОИЗВЕДЕНИЙ [ni]&[mj]f(h) CD АРГУМЕНТОВ СОМНОЖИТЕЛЕЙ ±[ni]f(2n) И ±[mj]f(2n) - "ДОПОЛНИТЕЛЬНЫЙ КОД" В ПИРАМИДАЛЬНОМ УМНОЖИТЕЛЕ f ( CD ) ДЛЯ ПОСЛЕДУЮЩЕГО ЛОГИЧЕСКОГО ДЕШИФРОВАНИЯ f1(CD ) И ФОРМИРОВАНИЯ РЕЗУЛЬТИРУЮЩЕЙ СУММЫ В ФОРМАТЕ ±[S ]f(2n) - "ДОПОЛНИТЕЛЬНЫЙ КОД" И ФУНКЦИОНАЛЬНАЯ СТРУКТУРА ДЛЯ ЕГО РЕАЛИЗАЦИИ (ВАРИАНТЫ РУССКОЙ ЛОГИКИ)
Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств для выполнения арифметической операции умножения. Техническим результатом является повышение быстродействия процесса преобразования аргументов частичных произведений в функциональных структурах умножителя. В одном из вариантов структура реализована с использованием логических элементов И, ИЛИ. 5 н.п.ф-лы. |
2463645 патент выдан: опубликован: 10.10.2012 |
|
ФУНКЦИОНАЛЬНАЯ СТРУКТУРА ПАРАЛЛЕЛЬНО-ПОСЛЕДОВАТЕЛЬНОГО УМНОЖИТЕЛЯ f ( ) В ПОЗИЦИОННОМ ФОРМАТЕ МНОЖИМОГО [mj]f(2n) И МНОЖИТЕЛЯ [ni]f(2n)
Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройствах для выполнения арифметических операций умножения аргументов множимого [mj]f(2n) и множителя [ni]f(2 n) в позиционном формате. Техническим результатом является упрощение структуры и повышение быстродействия параллельно-последовательного умножителя. Умножитель выполнен в виде двух эквивалентных по структуре каналов для формирования промежуточной суммы младших и старших разрядов, каждый из которых содержит логические функции И для формирования аргументов частичных произведений, и сумматоры. |
2439660 патент выдан: опубликован: 10.01.2012 |
|
СПОСОБ ПАРАЛЛЕЛЬНО-ПОСЛЕДОВАТЕЛЬНОГО УМНОЖЕНИЯ ПОЗИЦИОННЫХ АРГУМЕНТОВ АНАЛОГОВЫХ СИГНАЛОВ МНОЖИМОГО [mj]f(2n) И МНОЖИТЕЛЯ [ni]f(2n)
Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств для выполнения арифметических операций умножения аргументов множимого [mj]f(2n) и множителя [ni]f(2 n) в позиционном формате. Техническим результатом является повышение быстродействия выполнения операций умножения. Способ заключается в следующем: для каждых двух условно «i» и «i+1» аргументов аналогового сигнала множителя и аналоговых сигналов позиционной структуры аргументов множимого формируют структуры аргументов аналоговых сигналов частичных произведений посредством линейных логических структур И1, И2; формируют позиционную структуру аналоговых сигналов предварительной суммы посредством линейной логической структуры И3 и объединяют посредством линейной логической функции ИЛИ1 для последующего логического суммирования в функциональной структуре сумматора со структурой аргументов аналоговых сигналов промежуточных сумм старших разрядов, которую формируют путем объединения посредством линейной логической функции ИЛИ2 промежуточных сумм условно «i+2» и «i+3» аргументов аналогового сигнала множителя и аналоговых сигналов позиционной структуры аргументов множимого, сформированных посредством линейных логических структур И4, И5, И6. |
2437142 патент выдан: опубликован: 20.12.2011 |
|
ФУНКЦИОНАЛЬНАЯ ВХОДНАЯ СТРУКТУРА ПАРАЛЛЕЛЬНО-ПОСЛЕДОВАТЕЛЬНОГО УМНОЖИТЕЛЯ f ( ) В ПОЗИЦИОННОМ ФОРМАТЕ МНОЖИМОГО [mj]f(2n) И МНОЖИТЕЛЯ [ni]f(2n) (ВАРИАНТЫ)
Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств для выполнения арифметических операций умножения аргументов множимого [mj]f(2n) и множителя [ni]f(2 n) в позиционном формате. Техническим результатом является упрощение структуры умножителя и повышение быстродействия. В одном варианте устройство содержит две логические структуры, каждая из которых состоит из j логических элементов И, логическую структуру, состоящую из j+2 логических элементов И, логическую структуру, состоящую из j+2 логических элементов ИЛИ. 4 н.п. ф-лы. |
2422881 патент выдан: опубликован: 27.06.2011 |
|
ФУНКЦИОНАЛЬНАЯ СТРУКТУРА ПАРАЛЛЕЛЬНО-ПОСЛЕДОВАТЕЛЬНОГО УМНОЖИТЕЛЯ f ( ) В ПОЗИЦИОННОМ ФОРМАТЕ МНОЖИМОГО [mj]f(2n) И МНОЖИТЕЛЯ [ni]f(2n) С МИНИМИЗИРОВАННОЙ ПРОЦЕДУРОЙ ФОРМИРОВАНИЯ ПЕРВОГО УРОВНЯ ПРОМЕЖУТОЧНЫХ СУММ f1..k[Sj+2] ЧАСТИЧНЫХ ПРОИЗВЕДЕНИЙ, ГДЕ "k"-ЧИСЛО ПРОМЕЖУТОЧНЫХ СУММ ПЕРВОГО УРОВНЯ (ВАРИАНТЫ)
Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройствах для выполнении арифметических операций умножения аргументов множимого [mj]f(2n) и множителя [ni]f(2 n) в позиционном формате. Техническим результатом является упрощение функциональной структуры параллельно-последовательного умножителя и повышение его быстродействия. Структура умножителя в первом варианте реализации содержит четыре сумматора, линейные логические функции И, а также три линейные логические ИЛИ для формирования промежуточных сумм частичных произведений первого уровня суммирования, причем функциональные структуры сумматоров выполнены с возможностью приема позиционно-знаковых аргументов промежуточных сумм частичных произведений. 4 н.п. ф-лы. |
2422880 патент выдан: опубликован: 27.06.2011 |
|
ФУНКЦИОНАЛЬНАЯ ВХОДНАЯ СТРУКТУРА ПАРАЛЛЕЛЬНО-ПОСЛЕДОВАТЕЛЬНОГО УМНОЖИТЕЛЯ ФОРМАТА ПОЗИЦИОННО-ЗНАКОВОЙ СИСТЕМЫ СЧИСЛЕНИЯ f(+/-)
Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств для выполнения арифметических операций в позиционно-знаковых кодах. Техническим результатом является повышение быстродействия устройства. Каждый разряд устройства выполнен в виде двух эквивалентных по структуре каналов - положительного и условно отрицательного, при этом, в одном из вариантов выполнения, i-ый разряд каждого канала содержит два элемента И, два элемента ИЛИ-НЕ. 4 ил. |
2378684 патент выдан: опубликован: 10.01.2010 |
|